Gerbang NOR, NAND dan XOR. Mahasiswa dapat memahami rangkaian kombinasi gerbang logika NOR, NAND dan XOR.

(1)

1

P

RAKTIKUM

1

G

erbang

NOR

,

NAND

dan

XOR

Tujuan Pembelajaran

Mahasiswa dapat memahami rangkaian kombinasi gerbang logika NOR, NAND dan XOR.

Dasar Teori

Gerbang NOR

Ekspresi Boolean dari gerbang NOR adalah F = ̅̅̅̅̅̅̅̅ Pada teorema de Morgan, F = ̅̅̅̅̅̅̅̅ = ̅ x ̅

Ketika A = B, F = ̅̅̅̅̅̅̅̅ = ̅ +A = ̅ . Ketika B=0, F = ̅̅̅̅̅̅̅̅ = ̅ +0 = ̅ .

Karena itu, gerbang NOR dapat digunakan untuk menyusun gerbang NOT, OR, AND, dan XOR. Kita akan mencoba menyusun berbagai gerbang logika pada percobaan ini, dengan menyusun gerbang NOR dengan berbagai cara. Simbol dari gerbang logika NOR ditunjukkan pada Gambar 1.1.

Gambar 1.1: Simbol Gerbang NOR

Gerbang NAND

Ekspresi Boolean dari gerbang NAND adalah F= ̅̅̅̅̅̅̅ Pada teorema de Morgan, F = ̅̅̅̅̅̅̅ = ̅ + ̅

Ketika A=B, F = ̅̅̅̅̅̅̅ = ̅ . Ketika B=1, F = ̅̅̅̅̅̅̅̅ = ̅ x 1.

Seperti gerbang NOR, gerbang NAND bias digunakan untuk menyusun beberapa gerbang dasar lainnya. Kita akan mencoba menyusun berbagai gerbang logika pada percobaan ini,

(2)

2

dengan menyusun gerbang NAND dengan berbagai cara. Simbol dari gerbang logika NAND ditunjukkan pada Gambar 1.2.

Gambar 1.2: Simbol Gerbang NAND

Gerbang XOR

Ekspresi Boolean dari gerbang EXOR adalah F = ̅ ̅ = ̅ B + A ̅ Simbol dari gerbang XOR ditunjukkan pada Gambar 1.3.

Gambar 1.3: Simbol Gerbang XOR

Gerbang XOR bisa disusun menggunakan gerbang NOT, OR, AND, NOR atau NAND atau dengan menggunakan empat gerbang NAND seperti ditunjukkan dalam Gambar 1.4 (a dan b).

(a) (b) Gambar 1.4: Simbol Gerbang XOR : (a) dengan gerbang dasar;

(b) dengan gerbang NAND saja.

Karena F = ̅ B+ A ̅ , ketika B=0, F = ̅ x 0 + A x 1 = A x 1 = 1 dan sirkuit berperan sebagai buffer, ketika B=1, F = ̅ x 1 + A x 0 = ̅ x 1 = ̅ , sirkuit berperan sebagai inverter. Dengan kata lain, keadaan input dari gerbang XOR ditentukan apakah akan berperan sebagai buffer atau inverter. Pada percobaan ini, kita akan menggunakan gerbang logika dasar untuk menyusun gerbang NOR, NAND dan XOR dan mempelajari hubungan antara input dan outputnya.

Peralatan

1. KL-31001 Digital Logic Lab 2. Module KL-33002

(3)

3

Percobaan 1: Menyusun Gerbang NOR

1. Pada “Module KL-33002 block a”, gerbang NOR bernomor “U1a” akan digunakan untuk menyusun gerbang NOT seperti ditunjukkan pada Gambar 1.5.

Gambar 1.5: Gerbang NOR dipakai sebagai gerbang NOT

2. Hubungkan input A ke Data Switches SW0, B ke Data Switches SW1 dan output F1 ke Logic Indicator L1. Atur SW0 ke “0”, amati kondisi dari SW1=”0” dan SW1=”1”. Masukkan hasil percobaan ke dalam Tabel 1.1.

Tabel 1.1: Tabel hasil percobaan

B(SW1) A (SW0) F1

0 0

0 1

1 0

1 1

Apakah sirkuit berperan sebagai gerbang NOT ?

3. Masukkan connection clip antara A dan B. Hubungan A ke SW0 dan F1 ke L1. Bagaimanakah kondisi dari F1 ketika SW0=0 dan SW0=1. Masukkan hasil percobaan ke dalam Tabel 1.2.

A-B (SW0) F1

0 1

4. Gunakan “U1a” dan “U1c” untuk menyusun sebuah buffer yang ditunjukkan di pada Gambar 1.6 (sebelah kiri).

(4)

4

Masukkan connection clip antara A-B; F1-A1; A1-B1. Hubungkan input A ke SW0 dan output F3 ke L1. Bagaimanakah kondisi dari F3 ketika SW0=0 dan SW0=1? Masukkan hasil percobaan ke dalam Tabel 1.3.

A-B (SW0) F3

0 1 Apakah sirkuit berperan sebagai buffer?

5. Gunakan “U1a” dan “U1c” untuk menyusun sebuah gerbang OR yang ditunjukkan di pada Gambar 6 (sebelah kanan). Masukkan connection clip antara F1-A1; A1-B1. Hubungkan input A ke SW0, B ke SW1, dan output F3 ke L1. Masukkan hasil percobaan ke dalam Tabel 1.4.

B(SW1) A (SW0) F3

0 0

0 1

1 0

1 1

6. Masukkan connection clip seperti pada Gambar 1.7.

Gambar 1.7: Modul KL-33002 Block A

Sirkuit akan berperan sebagai gerbang AND. Hubungkan A ke SW0; D ke SW1; F1 ke A1; F2 ke B1; F3 ke L1. Ikuti masukkan yang diberikan pada Tabel 1.5 dan catat hasil percobaannya.

D(SW1) A (SW0) F3

0 0

0 1

1 0

(5)

5

Percobaan 2: Menyusun Gerbang NAND

1. Masukkan connection clip seperti pada Gambar 1.8(a). Kemudian gunakan ”U2c” dan “U2d” untuk meyusun gerbang NOT seperti Gambar 1.8(b) bagian kiri.

(a) (b)

Gambar 1.8: (a) Modul KL-33002 Block B ; (b) Rangkaian ekivalensi

2. Hubungkan input A pada Data Switch SW1, output F2 ke Logic Indicator L1. Amati outputnya. Masukkan hasil percobaan ke dalam Tabel 1.6.

SW1 F2

0 1

Apakah sirkuit berperan sebagai gerbang NOT?

3. Hubungkan input A pada Data Switch SW1, input A1 ke Vcc (“1”) untuk membuat gerbang NOT seperti gambar 8(b) bagian kanan. Koneksi yang lain dibiarkan tetap sama. Masukkan hasil percobaan ke dalam Tabel 1.7.

SW1 F2

0 1

4. Lepas connection clip dan pasang lagi sesuai gambar 1.9(a) untuk membuat gerbang AND yang ditunjukkan pada Gambar 1.9(b).

(6)

6

(a) (b)

Hubungkan A ke SW1, A1 ke SW2, F2 ke A2 dan B2, F4 ke L1. Masukkan input seperti di bawah ini dan catat hasil percobaan pada Tabel 1.8.

Apakah sirkuit berperan sebagai gerbang AND (F = A x B) ?

5. Masukkan connection clip menurut Gambar 1.10(a) untuk menyusun sirkuit pada Gambar 1.10(b).

(a) (b)

Hubungkan A ke A1 dan SW1; F2 ke A2; D ke B1 dan SW2; F3 ke B2; F ke L1. Masukkan input seperti pada Tabel 1.9 dan catat outputnya.

SW2(A1) SW1(A) F4

0 0

0 1

1 0

(7)

7

Apakah sirkuit berperan sebagai gerbang OR (F = A + B)?

Percobaan 3: Menyusun Gerbang XOR

1. Masukkan connection clip seperti pada Gambar 1.11(a) untuk menyusun sirkuit seperti Gambar 1.11(b).

(a) (b)

2. Hubungkan input A ke SW1, D ke SW2, output F1 ke L1, F2 ke L2, F3 ke L3, dan F4 ke L4.

3. Ikuti input untuk A dan D pada Tabel 1.10 dan catat output hasil percobaannya.

Input Output D A F1 F2 F3 F4 0 0 0 1 1 0 1 1

Tentukan ekspresi Boolean untuk F1, F2, F3, F4 ?

SW2 (D) SW1 (A) F4

0 0

0 1

1 0

(8)

8

Percobaan 4: Menyusun gerbang XOR dengan gerbang logika

dasar

1. Masukkan connection clip seperti pada Gambar 1.12(a) untuk menyusun sirkuit yang sama seperti Gambar 1.12(b)

(a) (b)

Gambar 1.12: (a) Modul KL-33002 Block C ; (b) Rangkaian ekivalensi

2. Hubungkan input A, B, ke SW1, SW2; Output F1, F2, F3 ke L1, L2. L3. 3. Ikuti input untuk A dan B pada Tabel 1.11 dan catat outputnya.

Tabel 1.11 Input Output SW2(B) SW1(A) F1 F2 F3 0 0 0 1 1 0 1 1

Latihan

-

(9)

9

P

RAKTIKUM

2

G

erbang

AND, OR

dan

Inverter

Tujuan Pembelajaran

Mahasiswa dapat memahami rangkaian kombinasi dari gerbang logika dasar AND, OR dan Inverter.

Dasar Teori

Gerbang AND-OR-INVERTER terdiri dari dua gerbang AND, satu OR dan satu INVERTER (NOT). Simbol dari gerbang A-O-I seperti terlihat di Gambar 2.1.

Gambar 2.1: Gerbang AND-OR-INVERTER

Persamaan Boolean dari output F adalah :

F = ̅̅̅̅̅̅̅̅̅̅̅ (1) Persamaan (1) bisa diubah dengan teorema de morgan menjadi

F = ( ̅ + ̅ ) x ( ̅ + ̅ ) (2) Persamaan (1) disebut dengan “Sum Of Products (SOP)”.

Persamaan (2) disebut dengan “Product of Sums (POS)”. Mudahnya, gerbang A-O-I adalah kombinasi logika dari “SOP”

(10)

10

Peralatan

Percobaan 1: Menyusun gerbang AND, OR dan Inverter

1. Gunakan modul U3a, U3b, U3c dan U4c di Blok C dari Modul Kl-33002 seperti tampak di Gambar 2.2(a), untuk membuat gerbang A-O-I dari Gambar 2.2(b). 2. Gambar 2.2(c) sama dengan sirkuit A-O-I yang menggunakan U3a,U3b. U3c

digunakan sebagai gerbang OR.

(a)

(b) (c)

Gambar 2.2: (a) Modul KL-33002 Block C; (b) Aktual circuit; (c) Ekivalen circuit.

3. Hubungkan input A, A1, B, B1 ke Data Switch SW0, SW1, SW2, SW3 secara berurutan. Hubungkan output F3, F4 ke Logic Indicator L1 dan L2.

4. Atur B dan B1 sehingga F2 = ”0” dan ikuti input dari A dan A1 dari Table 2.1 dan catat output hasil percobaan.

(11)

11

Tabel 2.1: Tabel hasil percobaan F2 = 0 A1 A F3 F4 0 0 0 1 1 0 1 1

Apakah F3 berfungsi sebagai gerbang AND antara A dan A1?

5. Ketika F2 , apakah F3 bertindak sebagai gerbang AND antara A dan A1? (F3 = A x A1)

6. Ketika A = A1 = 0, sehingga F1=0. Ikuti input untuk B dan B1 seperti Tabel 2.2 dan catat output hasil percobaan.

Tabel 2.2: Tabel hasil percobaan F1 = 0 B1 B F3 F4 0 0 0 1 1 0 1 1

Apakah F3 bertindak sebagai gerbang AND antara B dan B1?

7. Ketika F1 , apakah F3 bertindak sebagai gerbang AND antara B dan B1? 8. Apakah F3 ekivalen dengan ?

Latihan

1. Buat gerbang A-O-I menggunakan dasar logika gerbang CMOS. 2. Buat sirkuit POS dengan ( ̅ ̅) ( ̅ ̅).

3. Output dari gerbang A-O-I adalah ̅̅̅̅̅̅̅̅̅̅̅̅, Tuliskan outputnya jika ̅ dan ̅.

(12)

12

P

RAKTIKUM

3

H

alf-

A

dder dan

F

ull-

A

dder

Tujuan Pembelajaran

Mahasiswa dapat memahami karakteristik rangkaian half-adder dan full-adder dan penerapannya dalam fungsi aritmatika.

Dasar Teori

Adders dapat dibagi ke dalam “Half-Adder” (HA) dan “Full-Adder” (FA). Half-Adder mengikuti aturan binary additional dan menganggap hanya tambahan 1 bit. Hasil tambahan adalah “carry” dan “sum”. Pada binary additional, “carry” dibangkitkan ketika jumlah 2 angka lebih besar dari 1. Ketika “1” dan “1” ditambah jumlahnya adalah 0 dan

carry sama dengan 1. Half-adder dibatasi pada tambahan angka 1 bit. Penjumlahan

dengan half-adder dijelaskan pada Gambar 3.1.

Gambar 3.1: Penjumlahan dengan half-adder

Berbeda dengan half-adder, untuk full-adder dapat menunjukkan angka tambahan yang lebih dari 2 bit. Full-adder dibangun menggunakan 2 half-adder seperti pada gambar 3.2(a) dan 3.2(b) yang menunjukkan half-adder dan full-adder beserta dengan simbolnya.

(a)

(13)

13 (b)

Gambar 3.2: Simbol dan rangkaian adder : (a) half-adder; (b) full-adder

Untuk menunjukkan angka tambahan lebih dari 2 bit, pada Gambar 3.3 ditunjukkan rangkaian “parallel input” yang digunakan untuk membangkitkan penjumlahan secara bersama. Bagaimanapun, sum-adder berikutnya akan stabil hanya setelah carry-adder sebelumnya stabil. Contohnya pada Gambar 3.3, jumlah FA2 tidak akan stabil kecuali carry FA1 stabil.

Gambar 3.3: Block full-adder

Ketika FA1 menambah A1 dan B1, sum S1 dan carry C1 dibangkitkan. C1 akan ditambahkan ke A2 dan B2 oleh FA2, pembangkit lain sum S2 dan carry yang lain C2. Dalam hal ini pada gambar 3, jumlah 4 adder tidak stabil pada waktu yang sama, terdapat delay atau tunda pada proses penambahan. Delay ini akan dihilangkan dengan penggunaan “Look-Ahead” adder.

Look-ahead adder tidak menunggu adder sebelumnya untuk stabil, sebelum menunjukkan penambahan berikutnya dengan tujuan untuk menyimpan waktu. Pada ekspresi Boolean kita berasumsi :

Pi = Ai  Bi (1)

Gi = Ai x Bi (2) Output dan carry dapat diekspresikan sebagai :

Si = Pi  Ci (3)

Ci + 1 = Gi + PiCi (4) Gi disebut “carry generate”. Jika Ai dan Bi keduanya adalah “1”. Gi adalah “1” dan menghasilkan “carry input”. Pi disebut “carry transmit”, berhubungan ke pengiriman carry antara Ci dan Ci + 1. Jika kita mengganti fungsi carry oleh carry sebelumnya yang kita dapatkan bahwa:

C2 = G1 + P1 C1 (5)

C3 = G2 + P2 C2 = G2 + P2 G1 + P2 P1 C1 (6)

(14)

14

Gambar 3.4 menunjukkan bentuk carry dari look-ahead adder. Contoh IC look-ahead adder TTL adalah 74182.

Gambar 3.4: Bentuk carry dari look-ahead adder

Binary adder dapat diubah ke BCD adder. Ketika BCD mempunyai 4 bit dengan angka

terbesar 9, dan angka binary terbesar 4 bit adalah 15, maka ada perbedaan pada 6 antara binary dan BCD adder. Pada kondisi 6 harus ditambahkan ketika binary adder digunakan untuk menambah kode BCD :

1. Ketika ada carry lainnya. 2. Ketika sum lebih besar dari 9.

Jika prioritas perintah adalah S8, S4, S2, S1 dan jumlah lebih besar dari 9 kemudian S8xS4 + S8xS2. Jika carry yang lain dilibatkan, berasumsi carry itu adalah CY, 6 harus ditambahkan.

CY + S8 x S4 + S8 x S2 (8)

Berikut ini Gambar 3.5 yang menunjukkan rangkaian BCD adder.

(15)

15

Peralatan

1. KL-31001 Digital Logic Lab 2. Modul KL-33003/KL-33004

Percobaan 1: Membangun half-adder dengan gerbang logika

dasar

1. Masukkan connection clip menurut Gambar 3.6(a), menggunakan “U2a” dan “U3a” untuk memasang rangkaian half adder Gambar 3.6(b). Hubungkan Vcc ke +5V.

(a) (b)

Gambar 3.6: (a) Modul KL-33004 Block A, (b) Rangkaian ekivalen

2. Hubungkan input A dan B ke Data Switches SW0 dan SW1. Hubungkan output F1 dan F2 ke Logic Indicator L1 dan L2. Ikuti input rangkaian untuk A dan B pada Tabel 1 dan catat output hasil percobaan.

Table 3.1: Tabel hasil percobaan

Tentukan output mana yang dijumlah dan mana yang carry!

3. Rangkailah kembali rangkaian menurut Gambar 3.7(a) untuk membangun rangkaian full-adder yang ditunjukkan Gambar 3.7(b).

INPUT OUT SW1(B) SW0(A) F1 F2 0 0 0 1 1 0 1 1

(16)

16

(a) (b)

Gambar 3.7: (a) Modul KL-33004 Block A, (b) Rangkaian ekivalen.

4. Hubungkan A, B, C ke SW1, SW2, dan SW3. A dan B adalah “aug-ends” dan C adalah carry sebelumnya.

5. Hubungkan F3 ke L1, F5 ke L2. Ikutilah input rangkaian pada Table 3.2 dan catat daerah output hasil percobaan.

OUTPUT OUT SW3(C) SW2(B) SW1(A) F3 F5 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Tentukan output mana yang menyatakan sum dan mana yang carry?

Percobaan 2: Membangun rangkaian full-adder dengan IC

1. U5 pada Blok B modul KL-33004 digunakan sebagai 4 bit adder, seperti ditunjukkan pada pada Gambar 3.8.

(17)

17

Gambar 3.8: Modul KL-33004 Block B

X = X3 X2 X1 X0 (9)

Y = Y3 Y2 Y1 Y0 (10)

 = 3 2 1 0 (11)

2. Hubungkan input Y5 ke “0” (swith Output TTL “LOW”), jadi gerbang XOR U6a  U6d, yang dihubungkan ke Y0  Y3, akan berlaku sebagai buffer.

3. Hubungkan input X0  X3 (add-ends), Y0  Y3 (aug-ends) ke DIP Swtches DIP2.0  2.3 dan DIP1.0  1.3. Hubungkan F1, 0(F8), 1(F9), 2(F10), 3(F11) ke L1  L5.

4. Catat hasil pengamatan pada Tabel 3.3, dan catat F1 dan  dengan bilangan hexadecimal. (X dan Y dapat juga dihubungkan ke Thumbwheel Switches)

INPUT OUTPUT Y X  F1(CARRY) 0 0 0 1 0 6 0 9 0 F 1 3 1 6 1 8 3 6 4 8

(18)

18 4 F 8 7 9 9 A B C E F F

Percobaan 3: Membangun high speed adder carry generator

circuit

1. U3 (74182) pada Modul KL-33003 Blok A digunakan untuk membangun

rangkaian pembangkit carry. Gambar 3.9(a) dan 3.9(b) menunjukkan

diagram logika untuk 74182.

(a) (b)

Gambar 3.9: (a) Modul KL-33003 Block A; (b) Rangkaian ekivalen.

(19)

19

Tabel 3.4: Tabel kebenaran rangkaian pembangkit carry

2. Hubungkan input A0



A3 (add-ends) ke DIP Swicthes 1.0



1.3; B0



B3

(aug-ends) ke DIP2.0



2.3, pin Cn =”0” . Hubungkan Cn+x, Cn+y, Cn+z

dan

(20)

20

Catat hasil outputnya hasil percobaan ke dalam Tabel 3.5. Tabel 3.5: Tabel hasil percobaan

INPUT OUTPUT B3 B2 B1 B0 A3 A2 A1 A0 Cn+x Cn+y Cn+z ̅ ̅ 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 0 0 1 0 1 0 1

Bandingkan hasilnya dengan table kebenaran. Apakah sama ? (Jika Cn = 0, carry terakhir CY = G)

Percobaan 4: BCD Code Adder Circuit

1. Rangkaian pada Modul KL33040 Blok B seperti yang ditunjukkan pada Gambar 3.10 pada percobaan ini akan dipakai sebagai BCD Code Adder.

(21)

21 2. Hubungkan input X0  X3 ke DIP 1.0  1.3;

3. Hubungkan input Y0  Y3 ke DIP 2.0  2.3 dan Y5 = “0” (hubungkan ke GND).

4. U5 dan U9 adalah 7483 look ahead 4 bit BCD adder. Hubungkan F8  F11 dari output U5 ke input 7 segmen (D0) dan ke L1  L4. Hubungkan F1 ke L5 dan F2 ke L6.

5. F8  F11 adalah jumlah X0  X3 ditambah ke Y0  Y3 dan F1 carry. Hubungkan F4  F7 ke input 7 segmen (D1) dan F3 ke L7. Catatlah hasil percobaan pada Table 3.6.

INPUT OUTPUT(U5) LAST(U9) 7‟S 7‟S

X3 X2 X1 X0 Y3 Y2 Y1 Y0 F1 F11 F10 F9 F8 F2 F3 F7 F6 F5 F4 D0 D1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 1 0 1 0 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 0 1 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1

Latihan

-

(22)

22

P

RAKTIKUM

4

H

alf-

S

ubtractor dan

F

ull-S

ubtractor

Tujuan Pembelajaran

Mahasiswa dapat memahami teori komplemen dan penerapannya pada rangkaian half-subtraktor dan full-subtractor.

Dasar Teori

Rangkaian half-subtraktor dan full-subtraktor dapat dibangun dengan berdasarkan dari tabel kebenaran dan persamaan Boolean, atau gerbang logika dengan Karnaugh map. Pada praktikum ini kita akan menggunakan teori komplemen untuk menghasilkan rangkaian half-subtractor dan full-subtractor.

Binary subtractor biasanya dihasilkan dari 2’s complement. Dua langkah untuk

mendapatkan 2’s complement. Pertama, inverskan menjadi 1’s complement, contoh: “1” menjadi “0” dan “0” menjadi “1”. Kedua, menambahkan dengan “1” pada ke digit terakhir pada 1’s complement. Pada umumnya, subtraktor adalah penjumlahan dua buah bilangan, dengan bilangan pengurangnya adalah 2’s complement dari bilangan tersebut. Karena itu adder dapat digunakan sebagai subtraktor.

Contohnya : Apa persamaan komplemen kedua untuk pengurangan decimal 11 – 10 ? Angka pengurang : 11 (decimal) = 1011 (biner)

Yang dikurangi : 10 (decimal) = 1010 (biner)

= 0101 (1’s complement) = 0110 (2’s complement)

Decimal Biner 1’s complement 2’s complement

11 1011 1011 1011

- 10 - 1010 - 1011 - 0110

1 1 0 10001

Carry “1” dibangkitkan pada subtrak 2’s complement.

Half Subtractor

Sebuah rangkaian subtractor terdiri dari half subtractor dan full subtractor. half

(23)

23

(remain) dan nilai yang dipinjam (borrow-out). Half subtractor diletakkan sebagai pengurang dari bit-bit terendah (least significant bit / LSB). Blok diagram dari sebuah rangkaian half subtractor ditunjukkan pada Gambar 4.1.

Gambar 4.1: Blok Diagram Half Subtractor Prinsip kerja half-subtractor ditunjukkan pada Gambar 4.2.

Gambar 4.2: Prinsip Kerja Half Subtractor

Sebuah half- subtractor mempunyai tabel kebenaran seperti ditunjukkan pada Tabel 4.1. Tabel 4.1: Tabel Kebenaran Half Subtractor

A

0

B

0

R

0

B

out

0 0 0 0

0 1 1 1

1 0 1 0

1 1 0 0

Berdasarkan output yang didapatkan dari tabel kebenaran, dibuat rangkaian seperti Gambar 4.3.

(24)

24

Full Subtractor

Sebuah full-subtractor mengurangkan dua bilangan yang telah dikonversikan menjadi bilangan-bilangan biner. Masing-masing bit pada posisi yang sama saling dikurangkan.

Full-subtractor mengurangkan dua bit input dan nilai borrow-out dari pengurangan bit

sebelumnya. Output dari full-subtractor adalah hasil pengurangan (remain) dan bit pinjamannya (borrow-out). Blok diagram dari sebuah full-subtractor diberikan pada Gambar 4.4.

Gambar 4.4: Blok Diagram Full Subtractor Tabel kebenaran untuk sebuah full subtractor diberikan pada Tabel 4.2.

Tabel 4.2: Tabel Kebenaran Full Subtractor Bin (C) A1 (A) B1 (B) R1 (DF) Bout (BW) 0 0 0 0 0 0 0 1 1 1 0 1 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 1 1 0 0 0 1 1 1 1 1

Berdasarkan output yang didapatkan dari tabel kebenaran, dibuat rangkaian seperti Gambar 4.5.

Gambar 4.5: Rangkaian Full Subtractor

Dari rangkaian adder 4 bit kita dapat memasang rangkaian subtractor 4 bit atau

lebih. Ketika ditambahkan Bn-1 = “0” maka semua gerbang XOR berlaku sebagai

buffer. Dan ketika Bn-1=”1” maka semua gerbang XOR berlaku sebagai gerbang

(25)

25

NOT. Input Y berfungsi menjadi 1’s complement dan menambah “1” dari Cin.

Outputnya adalah Cn (carry) dan Bn (borrow), Cn dan Bn tergantung pada Bn-1.

Gambar 4.6 menunjukkan dua rangkaian adder atau subtraktor.

Gambar 4.6: Dua Rangkaian Adder atau Subtraktor

Peralatan

Percobaan 1: Membangun rangkaian subtraktor dengan gerbang

logika dasar

1. Masukkan connection clip sesuai dengan Gambar 4.7.

2. Hubungkan input A, B dan C ke Data Switch SW0, SW1 dan SW2. Output F2 ke Logic Indicator L1; F1 ke L2; F3 ke L3; F5 ke L4.

(26)

26

Ketika C = 0 rangkaian adalah half subtraktor: o F1 adalah output borrow; o F2 adalah selisih dan F5=F2; o F4=0; F3=F1.

Ketika C=1 rangkaian adalah full subtraktor: o F3 adalah borrow output o F5 adalah difference output. 3. Catat output rangkaian pada Tabel 4.3.

Difference input Borrow Sum

Half-subtraktor Half-adder

Full-subtraktor Full-adder

Percobaan 2: Full-Subtractor dan Rangkaian Inverter

1. Rangkaian pada modul KL-33004 block b pada Gambar 4.8(a) adalah sama dengan rangkaian adder/subtraktor pada Gambar 4.8(b).

(a) (b)

Gambar 4.8: (a) Modul KL-33004 Block B; (b) Rangkaian ekivalen C A B F1 F2 F3 F5 0 0 1 0 0 0 0 1 1 0 1 0 1 0 0 1 0 1 1 1 0 1 1 1

(27)

27

2. Hubungkan input X3  X0 ke DIP Switch 1.31.0; Y3Y0 ke DIP 2.3Dip 2.0; Y5 ke SW0.

3. Hubungkan output F1 ke L1; F11  F8 ke L5  L2.

4. Untuk melaksanakan operasi subtrak, hubungkan Y5 ke “1” (atau Cin U5=1). Ikuti input rangkaian di bawah dan catat daerah output pada Table 4.

INPUT OUTPUT X3 X2 X1 X0 Y3 Y2 Y1 Y0 F1 F11 F10 F9 F8 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 0 1 0 0 1 0 1 1 0 1 1 1 0 1 0 1 1 1 1 1 0 1 0

Latihan

-

(28)

28

P

RAKTIKUM

5

E

ncoder dan

D

ecoder

Tujuan Pembelajaran

Mahasiswa dapat memahami prinsip kerja dari rangkaian encoder dan decorder.

Dasar Teori

Encoder

Rangkaian encoder merupakan rangkaian kombinasi dari gerbang logika yang menerima satu / lebih dari satu input dan menggenerasikannya ke dalam code output yang lebih spesifik. Hanya satu input yang ditriger dalam satu waktu. Sebuah encoder dengan input n-bit dan output n-bit ditunjukan pada gambar 5.1. Ketika satu dari input ditriger maka akan ada n-bit output pada outputnya.

Gambar 5.1: Encoder

Encoder Octal ke biner

Encoder octal ke biner seperti ditunjukan pada gambar 2. Ada 8 input A1~A7 (0~7); dan tiga output biner Q0,Q1,Q2 (000~111). Jika input A0=”0” maka respon dari output Q2 Q1 Q0 adalah samadengan “000”.

(29)

29

Biasanya, A0 tidak dihubungkan pada gerbang input. Jika A1=”1” maka Q2 Q1 Q0=001. Ketika A2=”1” maka output Q2 Q1 Q0=010. Tidak akan ada lebih dari 1 diantara input. Sebagai contoh, jika A2=”1” dan A3=”1” maka Q2 Q1 Q0=011. Jika A3, A4 masing-masing adalah “1” diwaktu yang sama, Q2 Q1 Q0=111. Masing-masing-masing output adalah salah.

Encoder matrik

Jika tidak ada encoder yang sesuai dengan spesifikasi yang dibutuhkan, maka kita dapat membuat salah satunya dengan menggunakan diode. Gambar 5.3 menunjukan sebuah encoder matriks sederhana yang dibentuk dari diode.

Gambar 5.3: Encoder matrix

Hanya satu dari X0~X4 yang akan ditriger dalam satu waktu. Ketika X0=”1”, Y3 Y2 Y1 Y0 = “1011”. Ketika X1=”1”, Y3 Y2 Y1 Y0 = “0110”.

Rangkaian digital biasanya sangat tepat digunakan untuk memproses sinyal input yang bervariasi berdasarkan prioritas. Salah satu jenis encoder yang umum adalah “encoder prioritas”, dimana proses input berdasarkan prioritas dapat digunakan dalam rangkaian semacam ini. Ketika gerbang input dengan prioritas tinggi di-triger, output akan merespon terhadap prioritas tertinggi dengan mengabaikan kondisi input prioritas rendah. IC 74147 adalah sebuah encoder BCD output prioritas 9-1, prioritas input bekerja berdasarkan urutan ascending, gerbang 1 adalah prioritas terendah dan gerbang 9 adalah prioritas tertinggi. Outputnya adalah code BCD. Tabel 5.1 adalah table kebenaran untuk IC 74147 dengan 10-4 encoder prioritas.

(30)

30

IC 74147 di-triger oleh kondisi logika “low”. Ketika input 1~9 dalam kondisi “high”, output DCBA = ”HHHH”. Ketika input 2 dan 5 di-triger maka output ditentukan oleh input 5, yang mempunyai prioritas lebih tinggi daripada input 2. Ketika input 2, 5 dan 7 di-triger bersama, input 7 akan menentukan outputnya.

Decoder

Decoder adalah suatu rangkaian logika yang akan mendeteksi keberadaan nomor biner tertentu. Input untuk decorder adalah nomor parallel biner dan output biner merupakan sinyal yang menunjukkan ada atau tidak adanya jumlah tertentu. Pintu gerbang AND dapat digunakan sebagai rangkaian decoder dasar, dan output gerbang akan menjadi biner “1” hanya jika semua input biner “1”. Koneksi yang tepat dari input gerbang AND pada data akan memastikan kebenaran deteksi dari setiap bilangan biner.

Decoder Biner-ke-Oktal

Sebuah decoder biner-ke-oktal ditampilkan pada Gambar 5.4.

Gambar 5.4: Decoder biner-ke-oktal

Terdapat 3 input biner A, B, C dan 8 output oktal Q0~Q7. Jika CBA = “010” output Q2 = “1”. Ketika CBA = “111” keluaran Q7= “1”.

Peralatan

1. KL-31001 digital logic lab, Modul KL 33004 2. KL-33005

3. KL-33006 4. Multimeter

(31)

31

Percobaan 1: Membangun rangkaian 4-2 encoder dengan gerbang

dasar

1. Susunlah rangkaian pada Modul KL-33005 Block A sesuai dengan Gambar 5.5.

Gambar 5.5: KL-33005 Block A 2. Hubungkan Vcc pada +5v.

3. Hubungkan input A dan B pada data switch SW0 - SW3 secara berurutan. Output F8 dan F9 pada logic indicator L0 dan L1.

4.

Ikuti tabel input dibawah ini secara berurutan dan catat outputnya. Tabel 5.2: Tabel hasil percobaan

D C B A F8 F9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

(32)

32

5.

Hilangkan koneksi antara A dan A1 ; hubungkan A1 dan F1 seperti gambar 5.6. Yang lain tetap sama. Ikuti input Table 5.3 dan catat outputnya.

Gambar 5.6: Modul KL-33005 Block A Tabel 5.3: Tabel hasil percobaan

D C B A F8 F9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

6. Bandingkan Tabel 5.2 dan 5.3. Apa perbedaan diantara keduanya?

Percobaan 2: Membangun Encoder 9-4 dengan IC TTL

(33)

33

Gambar 5.7: Modul KL-33006 Block A 2. Hubungkan input A1-A8 to DIP switch 1.0-1.7, A9 pada 2.0. 3. Hubungkan output F1-F4 pada logic indicator L1-L4. 4. Masukan input sesuai Table 5.4 dan catat hasilnya.

A9 A8 A7 A6 A5 A4 A3 A2 A1 F4 F3 F2 F1 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1

DECODER

Percobaan 3: Membangun Decoder 2 ke 4 dengan gerbang dasar.

1. Modul KL-3305 Blok C akan digunakan dalam bagian percobaan. Hubungkan Vcc ke +5 V

(34)

34

Gambar 5.8: Modul KL-3305 Block C

2. Hubungkan input A, B pada data switch SW0 dan SW1. Hubungkan output F1-F4 untuk indicator logika pada L0-L3.

3. Ikuti masukan A dan B dan catat outputnya.

Tabel 5.5: Tabel hasil percobaan B A F1 F2 F3 F4 0 0

0 1 1 0 1 1

Percobaan 4: Membangun sebuah Decoder 4 ke 10 dengan IC

TTL

1. U10 (7442) pada modul KL-33004 blok C akan digunakan dalam bagian percobaan. 7442 adalah IC decoder BCD-ke-Desimal.

(35)

35

2. Hubungkan input A1, B1, C1, D1 ke BCD output "1", "2", "4", "8" dari masing-masing switch Thumbwheel. Hubungkan output 0-9 untuk logika L0-L9 Indicator. Swicth Thumbwheel merupakan alat mekanis yang mengubah nomor kode BCD.

3. Adanya tegangan pada masukan logika tinggi menunjukkan HIGH atau "1", tidak adanya tegangan menunjukkan STATE logika rendah atau "0". Amati output channel di L0-L9. Catat input dan output kondisi logika dalam Tabel 5.6.

D C B A 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 1 1 0 0 0 2 0 1 0 0 3 1 1 0 0 4 0 0 1 0 5 1 0 1 0 6 0 1 1 0 7 1 1 1 0 8 0 0 0 1 9 1 0 0 1

Swicthes Thumbwheel terdiri dari bagian seperti pada Gambar 5.9.

Gambar 5.9: Bagian dari Thumbwheel switch

Percobaan 5: BCD-7-Segment Decoder

1. Hubungkan input A, B, C, D U5 (7448) pada modul KL-33005 blok B. dengan switch SW3, SW2, SW1, SW0. IC 7448 adalah decoder BCD-to-7-segmen dengan output pull-up internal. Hubungkan "RB1" ke DIP switch 1.0; "BI/RB0" ke L0; "LT" ke DIP 1.1; dan mengatur DIP 1.0 dan 1.1 ke "HIGH". 2. Ikuti urutan masukan untuk D, C, B, A seperti pada Tabel 5.7 dan catat output

(36)

36

Gambar 5.10: Modul KL-33005 Blok B

3. Set DIP 1.1 ke "LOW" sementara DIP 1.0 tetap "HIGH". Ulangi langkah 2. Apakah output berbeda dari langkah 2?

4. Set DIP 1.0 ke "LOW" dan DIP 1.1 ke "HIGH". Ulangi langkah 2. Bandingkan output dengan langkah 2 antara DCBA = 0000 ~ 1001. Apakah outputnya berbeda?

D C B A RBI=HIGH ; _LT=HIGH RBI=HIGH; _LT=LOW RBI=LOW; _LT=HIGH

DISPLAY DISPLAY DISPLAY

0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Latihan

(37)

-37

P

RAKTIKUM

6

M

ultiplexer dan

D

emultiplexer

Tujuan Pembelajaran

Mahasiswa dapat memahami prinsip kerja rangkaian multiplexer dan demultiplexer.

Dasar Teori

Multiplexer

Multiplexer atau MUX adalah rangkaian logika yang terdiri dari beberapa input untuk menghasilkan sebuah output. Salah satu dari input-input tersebut dipilih oleh gerbang selector dan di teruskan pada single output. Jumlah dari gerbang selector ditentukan dari kapasitas multiplekser. Sebagai contoh, jika MUX tertentu hanya memiliki satu gerbang selector. Ini menunjukan “MUX 2 line to 1” karena satu selector hanya dapat memilih dari 2 input. MUX dengan 3 gerbang selector disebut MUX 8 line-to-1, karena 3 selektor dapat memilih sebuah output dari 8 input. MUX juga bias disebut data selector karena dapat memilih satu output dari beberapa input.

Expresi fungsi, seperti F(CBA) = ∑(0, 1, 2, 6, 7), dapat dengan mudah dieksekusi dalam MUX. Fungsi F menghasilkan fungsi SOP (CB+CB) dari kondisi 0, 1, 2, 6, 7. Berdasarkan 4 line to 1 line MUX dibawah, output ditentukan oleh kondisi selector A, dan C. Ketika CBA=000, 001, 010, 110, 111 maka output F adalah 1. Dan dalam kondisi lainnya F=0.

Gambar 6.1: Hasil penyederhanaan fungsi F(CBA) = ∑(0, 1, 2, 6, 7)

Demultiplexer

Demultiplexer atau DMUX pada dasarnya adalah rangkaian logika yang berkebalikan dari multiplexer. DMUX mempunyai satu input dan beberapa output. Input dapat dihubungkan kesalah satu dari beberapa output terminal selector. DMUX juga

(38)

38

berperansebagai “Distributor Data” atau “Lintasan Data”. Diagram pin yang dimaksud ditunjukkan di Gambar 6.2.

Gambar 6.2: Simbol Demultiplexer

Ketika ke 3 terminal selector A, B dan C berada di gerbang logika LOW (CBA=000), data di input D dikirimke output nomer 0. ketika CBA=010, input dikirimkanke output nomer 2. Gabungan gerbang terminal selector menunjukkan lokasi data output. Ketika CBA=111 , data dikirimkan ke output terakhir (output nomer 7). Dari menyatukan MUX dan DMUX, system hubungan transmisi yang panjang dapat dinyalakan, meningkatkan efisiensi dari lintasant ransmisi. Gambar 6.2(b) menunjukkan rangkaian kombinational MUX-DMUX dengan 16 input, 16 output dan 4 selektor.

Peralatan

MULTIPLEXER

Percobaan 1: Merangkai 2 to 1 multiplexer.

1. Gunakan modul KL-33006 Block E untuk merangkai 2 to 1 mux.

Gambar 6.3: Modul KL-33006 Block E

2. Hubungkan input A, B pada Data switches SW0, SW1, selector C pada SW2. Hubungkan output F3 pada Logic indicator L0.

(39)

39

3. Masukan input sesuai table dibawah dan catat kondisi F3. Input mana yang menentukan output?

Tabel 5.1: Tabel hasil percobaan C B A F3 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

Percobaan 2: Menggunakan multiplexer untuk membuat fungsi

1. Gunakan Module KL-33006 Block F.

Gambar 6.4: Modul KL-33006 Block F. 2. Gunakan U6 (74151)

Rangkai rangkaian sesuai dengan Gambar 6.4 untuk melengkapi fungsi diatas. D, C, B, A memiliki 16 variasi yang mungkin dan 74151 hanya memiliki 8 variasi, D akan digunkan sebagai data input.

3. Hubungkan input D, C, B, A pada SW3, SW2, SW1, SW0 secara berurutan. Hubungkan Y pada L0. Masukan data sesuai Tabel 6.2.

(40)

40 D C B A Y 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

Percobaan 3: Merangkai 8 to 1 MUX dengan IC TTL

1. Gunakan U6 (74151)pada modul KL-33006

Gambar 6.5: Modul KL-33006 Block F 2. Berdasarakan datasheet untuk spesifikasi 74151

Ketika CBA=000 data di D0 mengirim output pada F Ketika CBA=010 data di D2 mengirim output pada F Ketika CBA=111 data di D7 mengirim output pada F IC hanya akan bekerja dengan baik hanya jika STROBE=0 Y akan bernilai 0 ketika STROBE=1

3. Hubungkan input D0-D7 pada DIP Switch 1.0~1.7; Input C, B, A, pada Data Switches SW2, SW1, SW0. Masukan data sesuai Table 6.3. Atur D0-D7 dan catat outputnya. Tentukan input mana diantara D0-D7 yang mempengaruhi F.

(41)

41

Tabel 6.3. Tabel hasil percobaan C B A F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

DEMULTIPLEXER

Percobaan 4: Merangkai 2 Output Demultiplexer dengan

Gerbang Logika Dasar

1. Hubungkan kabel penghubung sesuai dengan Gambar 6.6. Hubungkan A ke data switch SW0; C ke SW3; F1 dan F2 ke Logic Indicator L0 dan L1.

Gambar 6.6: Modul KL-33006 Block E

2. Set C ke “0” dan ganti data input A. Amati bagaimana F1 dan F2 berubah. Set C ke “1”, ubah A dan amati bagaimana hasil F1 dan F2 ketika A berubah.

Tabel 6.4: Hasil percobaan 4 C A F1 F2 0 0

1 1 0 1

Percobaan 5: Merangkai 8 output demultiplexer dengan CMOS

IC

(42)

42

Gambar 6.7: Modul KL-33006 Block B

2. Hubungkan E ke DIP 1.0; D ke DIP 1.1; A ke SW0; B ke SW1; C ke SW2; output Y0 - Y7 ke Logic indicator Y0 - Y7.

3. Di D=0, berikan input 1-0-1-0 ke input E dan amati output Y0-Y7. Apakah output berubah seperti input yang telah diberikanan?

D E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0

1

Di D=1, berikankan input 1-0-1-0 ke input E danamati output Y0 - Y7. Apakah output berubah seperti input yang telah diberikankan?

D E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 0

1

Yang mana dari D yang berubah seperti output?

E0 lebih redup dari E1. Jika salah satu D dan E adalah satu, maka Y0-Y7 adalah 1 input CBA tidak berpengaruh.

Gunakan masukan yang sama untuk E (1-0-1-0), ikuti masukan untuk A, B dan C yang diberikan di tabel. catat gerbang output.

(43)

43

D E C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

4. Ulangi merangkai rangkaian dari melepas hubungan di step 2.

Hubungkan Y0 - Y7 ke DIP1.0 - 1.7; E ke L0; D ke SW3; C ke SW2; B ke SW1; A ke SW0.

Ubahlah gerbang Y0 - Y7 dari 1 ke 0 ke 1 (1-0-1) dan amati E. apakah E mengikuti perubahan Y0~Y7 ?

Ikuti input untuk C, B, A di Tabel 6.8 dan amati hubungan antara E dan Y0~Y7. Apakah Table 6.8 benar?

Apakah hubungan antara E dan Y0-Y7 di Table 6.8 masih tercantum ketika gerbang D berubah?

Tabel 6.8: Tabel hubungan E dan Y0-Y7

C B A E 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y7

(44)

44

P

RAKTIKUM

7

O

cilator

IC-555

Tujuan Pembelajaran

Mahasiswa dapat memahami struktur dan aplikasi dari rangakaian oscillator 555.

Dasar Teori

IC 555 merupakan elemen yg di gunakan secara luas dalam circuit digital dan industri circuit kontrol. IC ini digunakan untuk merangkai mono-stable, stable sirkuit seperti sirkuit VCO. IC 555 terdiri dari berapa bagian sebagaimana berikut :

1. Down comparator 2. Up comparator 3. Discharge transistor 4. Flip-flop

5. Output driver

Skematik diagram dari IC 555 di tunjukkan pada Gambar 7.1. Dikarenakan terdapat comparators maka IC 555 juga disebut IC ”linear”.

Gambar 7.1: Skematik diagram IC 555

Keluaran dari down-comparator akan ”0” jika input kurang dari 1/3 Vcc. Ketika output dari down-comparator ”0”, maka flip-flop dapatclear. Jika flip-flop

setmakapembebasanakan di trigger dan output menjadi ”1”. Sebaliknya, jika

flip-flopclear,pembebasan transistorakan terhenti dan output menjadi ”0”. Pin yang terdapat di IC 555 sebagai berikut :

(45)

45 1. Pin 2 (TRIGGER) : aktif saat ”0”

Trigger flip-flop sehingga output Q pada keadaan ”High”. Jika tegangan input pada pin 2 lebih besar dari 1/3 Vcc maka output ”1”, jika lebih rendah dari 1/3 Vcc maka output akan ”0”.

2. Pin 4 (RESET) : aktif saat ”1

Ketika RESET=0 output Q=0. Jika RESET terhubung ke ground atau tegangan input lebih rendah dari 0.4V maka output ”0”. Jika input lebih besar dari 1V atau open maka output ”1”.

3. Pin 6 (THRESHOLD) : aktif saat ”1”

Ketika THRESHOLD aktif maka output flip-flop akan kembali ke keadaan ”Low”. Output akan ”1” ketika tegangan input lebih besar dari 2/3 Vcc dan akan ”0” jika tegangan input lebih rendah dari 2/3 Vcc atau open.

Dalam hal ini, 3 pin ini prioritas utamanya adalah : RESET → TRIGGER → THRESHOLD

4. Pin 7 (DISCHARGE)

Ketika pin 3 (OUTPUT) pada keadaan ”High”, pin 7 akan terputus dari ground. Jika output pada keadaan ”Low” maka transistor Q menjadi konduktif dan pin 7 akan terhubung ke ground.

5. Pin 5 (CONTROL VOLTAGE)

Terminal input untuk tegangan eksternal yang mengontrol THRESHOLD dan TRIGGER membutuhkan level tegangan.

6. Pin 8 (Vcc) : Range : 4.5V~16V 7. Pin 3 (OUTPUT)

Keadaan output ”High”, ”Low” sampai dengan 200mA. Gambar 7.2 menunjukkan sebuah monostable oscillation circuit dibentuk dengan IC 555.

(46)

46

Memisalkan tidak ada tegangan capacitive pada permulaan, tidak ada perulangan pelepasan pada pin 7 karena transistor tidak menyalurkan. Vcc akan mengisi C melalui (Ra + Rb). Ketika tegangan mencapai 2/3 Vcc, pin 7 akan mulai melepas. Pelepasan akan berhenti ketika tegangan jatuh dibawah 1/3 Vcc dan mulai lagi sampai 2/3 Vcc telah dicapai, mengulangi siklus pelepasan-pengisian ini lagi dan lagi. Pada Gambar 7.2 kita dapat melihat gelombang .

Dengan mengansumsikan tidak ada kapasitas tegangan di awal, sehingga tidak ada pembebasan tegangan pada pin 7 karena transistor tidak konduktif. VCC akan membebaskan C melalui (RA+RB).

Ketika tegangan mencapai 2/3 VCC, pin 7 akan memulai pembebasan. Pembebasan berhenti saat tegangan turun menjadi 1/3 VCC dan akan memulai lagi sebelum mencapai 2/3 VCC, pengulangan charge-discharge ini terjadi secara terus menerus. Pada figure 3-35, kita lihat bentuk gelombang sinyal berubah-ubah antara 1/3 dan 2/3 VCC. Loop pembebasan adalah = (RA+RB)xC. Loop pembebasan (Discharge) adalah RBxC.

Bila waktu mengisi (charge) dari 1/3 hingga 2/3 VCC dinamai T1; waktu charge dari 0 ke 1/3 VCC dinamai t1; dan dari 0 ke 2/3 VCC dinamau t2 sehingga T1=t2-t1 atau T=0.7(RA+RB)xC.

Dengan mengansumsikan waktu pembebasan dari 2/3 VCC hingga 1/3 VCC dinamai T2, T2=0.7RBxC. Sirkuit pengisian mengandung R1,D1 dan C sedangkan sirkuit pembebasan mengandung R2, D2 dan C. karena R1=R2 dan D1=D2, T1 akan sama dengan T2 dan siklus kerja sama dengan 50%.

Gambar 7.3: Rangkaian IC 555

Peralatan

(47)

47

Percobaan 1: Rangkaian Oscilator IC-555

1. Hubungkan koneksi berdasarkan Gambar 7.4 dan hubungkan pin 4 ke Vcc.

(a) (b)

Gambar 7.4: (a) Modul KL-33007 Block D, (b) Rangkaian ekivalen 2. Ukur dan catat Pin 3(F1) berdasarkan kondisi berikut:

Gambar 7.5: Grafik hasil percobaan Apa yang terjadi jika pin 4 di groundkan?

(48)

48

3. Hubungkan koneksi berdasarkan Gambar 7.6(a) untuk menyusun rangkaian Gambar 7.6(b).

(a) (b)

Gambar 7.6: (a) Modul KL-33007 Block D ; (b) Rangkain ekuivalen

4. Ukur dan catat gelombang dari TP3 dan F1 berdasarkan kondisi berikut:

Gambar 7.7: Grafik hasil percobaan

5. Hubungkan Vcc ke Adjustable Power Supply pada KL-31001. Berapa tegangan yang diperbolehkan?

(49)

49

Percobaan 2: Rangkaian oscilator pengontrol tegangan

1. Hubungkan koneksi berdasarkan Gambar 7.8 untuk membuat sirkuit VCO. Ukur tegangan pada pin 5 (Vr) dengan voltmeter.

(a) (b)

Gambar 7.8: (a) Modul KL-33007 Block D; (b) Rangkain ekuivalen Apa yang terjadi pada Vr ketika tegangan tidak ada?

Akan ada frekuensi output “fo” pada output (pin3) ketika Vr=2/3Vcc.

Bagaimana bisa frekuensi output berubah ketika tegangan terhubung dan Vr berubah dari 0 V ke Vcc?

2. Lepas R13 dari pin 5 dan hubungkan kesine atau gelombang segitiga. Frekuensi “fr” sekitar 100Hz. Ukur dan cari gelombang output pada pin 3.

Large Vr (probe x10) Volt/div : 2V

(50)

50

Simulasi Kesalahan

Sebutkan kesalahan yang mungkin bila IC 555 tidak berosilasi dan tegangan pada pin 6 dan 7 mendekati Vcc.

Latihan

1. Gunakan IC 555 dan susun sirkuit di bawah ini. Ukur output tegangan Vo.

Gambar 7.10: Rangkaian IC 555

2. Manfaatkan karakteristik unik pin 2 dan 6 IC 555 untuk menyusun pengisi baterai otomatis. Mulai mengisi jika tegangan baterai dibawah 7.8 V dan berhenti mengisi jika mencapai 8.4 V.

(51)

51

P

RAKTIKUM

8

F

lip-

F

lop dan

S

hift

R

egister

Tujuan Pembelajaran

Mahasiswa dapat memahami prinsip kerja rangkaian flip-flop dan shift register.

Dasar Teori

Dua gerbang NOT, atau INVERTER pada IC ditunjukkan pada Gambar 8.1, output dari IC2 terhubung dengan input IC1. Pada saat output IC1 bernilai “1” output pada IC2 akan bernilai “0”. Hal tersebut dikarenakan output IC2 terhubung dengan input IC1, input pada IC1 akan di kembalikan sehingga bernilai “1” lagi. Jika sinyal eksternal terhubung dengan input IC1, output IC1 akan bernilai „0‟ sedangkan output IC2 akan bernilai „1‟(output dari IC1 kembali ke „0‟).

Gambar 8.1: Rangkaian inverter Berikut ini penjelasan dari Gambar 8.1:

 Jika sinyal eksternal di misalkan sebagai A dan output IC2 sebagai B, ketika A maupun B bernilai „1‟, output pad IC1 bernilai „0‟.

 Jika gerbang NOT pada gambar 4.1 digantikan dengan dua gerbang NOR dan dua input dimisalkan sebagai R dan S, maka terbentuklah R-S flip-flop. Gambar 4.2

 R=Reset, output Q di Reset menjadi 0  S=Set, output Q di Set menjadi 1

(52)

52

Output pada IC1 disebut Q(normal output) sedangkan output IC2 disebut Q(komplemen output). Sebuah flip-flop akan mengubah kondisi logika nya ketika ada input logika yang sesuai di aplikasikan pada flip-flop. Hal tersebut akan berlangsung pada kondisi stable selama power diberikan atau sampai input berubah.

Pada banyak kasus, flip-flop dibangun dari gerbang NOR atau NAND. Gambar 8.3(a) menunjukkan gerbang NOR positif R-S flip-flop. Gambar 8.3(b) adalah gerbang NAND negative R-S flip-flop.

(a) (b)

Gambar 8.3: (a) Gerbang NOR positif R-S flip-flop; (b) Gerbang NAND negative R-S flip-flop.

R-S flip-flop merupakan bentuk flip-flop yang paling sederhana dan bisa digunakan untuk membangun flip-flop lainnya, oleh karena itu R-S flip-flop disebut juga “basic flip-flop”. Tabel 8.1 adalah table kebenaran dari R-S flip-flop. Qn adalah kondisi output sekarang sedangkan Qn+1 adalah kondisi output selanjutnya.

Tabel 8.1: Tabel kebenaran R-S flip-flop

R S Qn+1

0 0 Qn

0 1 1

1 0 0

1 1 ?

Karakteristik dari R-S flip-flop dapat di ketahui dari tabel kebenaran :

 Ketika R=0 dan S=0, Qn+1=Qn jadi Qn+1 bernilai sama dengan nilai Qn sebelumnya, dimana itu bisa bernilai “0” atau “1”.

 Ketika R=0 dan S=1, flip-flop akan berada dalam kondisi set “1” jadi Qn+1=”1”.

 Ketika R=1 dan S=0, flip-flop akan berada dalam kondisi reset “0” jadi Qn+1=”0”.

 Ketika R=1 dan S=1, Qn+1 bisa bernilai “0” atau “1” secara bersamaan. Karena output tidak memungkinkan berada pada 2 kondisi yang sama Qn+1 bernilai “undefined” atau berada pada kondisi “limbo” ketika R=S=1.

Gambar 8.5 menunjukkan symbol-simbol yang terdapat pada R-S flip-flop. CK adalah sinyal clock, flip-flop akan berubah kondisinya ketika CK terdeteksi.

 PR=Preset; tanpa memperhatikan CK, PR akan mengatur output Q menjadi set “1”

(53)

53

 CL=Clear; tanpa memperhatikan CK, CL akan mengatur output Q menjadi reset “0”.

Gambar 8.5: Simbol R-S flip-flop

D flip-flop dapat dibentuk dengan menggunakan R-S flip-flop.Perhatikan dengan seksama symbol D flip-flop dan skema dari D flip-flop yang dibangun dengan menggunakan R-S flip-flop pada gambar 8.6 (a) dan (b).

(a) (b)

Gambar 8.6: (a) Simbol D flip-flop; (b) D flip-flop dari R-S flip-flop

D flip-flop biasanya digunakan untuk transmisi data. Tabel 8.2 adalah tabel kebenaran dari D flip-flop.

Tabel 8.2: Tabel Kebenaran D flip-flop

CK D Qn+1

0 0 Qn

0 1 Qn

1 0 0

1 1 1

T flip-flop dapat dibentuk menggunakan D flip-flop. Perhatikan dengan seksama simbol D flip-flop dan skema dari T flip-flop yang dibentuk dari D flip-flop pada Gambar 8.7 (a) dan (b). Tabel 8.3 adalah table kebenaran untuk T flip-flop.

(a) (b)

(54)

54

Tabel 8.3: Tabel kebenaran T flip-flop

CK T Qn+1

0 0 Qn

0 1 Qn

1 0 Qn

1 1 Qn

Dari Table 8.3 dapat dilihat bahwa output T flip-flop akan berubah hanya jika T=1 dan CK=1. Ditentukan nilai Qn=”0” pada saat kondisi awal ketika T=1 dan CK=1, Output T flip flop akan bernilai “1”. Output T flip flop akan bernilai “1” kembali sampai T=1 , CK=1 lagi, selain dalam kondisi tersebut output akan kembali bernilai “0”.

Output dari T flip-flop bergantian memunculkan biner “0” dan “1” ketika T=1, CK=1. Karakteristik unik dari T flip flop berarti “dibagi-dengan-2” rangkaian dapat di bentuk dengan T flip flop. Pada Gambar 8.8 dapat dilihat, terdapat dua input gelombang akan tetapi hanya muncul satu output yang keluar. T flip-flop biasanya digunakan pada delay rangkaian counter.

Gambar 8.8: Output gelombang dari T flip-flop

K flip-flop dapat meng eliminasi kondisi “undefined” dari R-S flip-flop. Simbol dari J-K flip-flop dapat dilihat pada Gambar 8.9 (a).

(a) (b)

Gambar 8.9: (a) Simbol J-K flip-flop; (b) J-K flip-flop dari S-R flip-flop Gambar 8.9(b) menunjukkan Rangkaian ekivalen J-K Flip-Flop yang dibangun dengan R-S Flip-flop. Mengacu kepada tabel kebenaran (Tabel 8.4). J-K Flip-flop sama seperti R-R-S Flip-flop kcuali ketika J=1, K=1 dan CK=1 sementara J-K Flip-flop mirip seperti T-Flip-flop.

(55)

55

Tabel 8.4: Tabel kebenaran JK flip-flop

CK J K Qn+1 0 0 0 Qn 0 0 1 Qn 0 1 0 Qn 0 1 1 Qn 1 0 0 Qn 1 0 1 0 1 1 0 1 1 1 1 Qn

Karena J-K Flip-flop tidak memiliki status yang tidak terdefinisi dan dapat digunakan untuk membangun beberapa flip=flop, maka J-K flip-flop disebut juga “flip-flop universal”. Gambar 8.10 adalah rangkaian dari master-slave J-K flip-flop.

Gambar 8.10: Master Slave pada J-K flp-flop

Ketika CK=0, master flip-flop tidak dapat menerima input baru sehingga outputnya di Q dan Q‟ tetap, Q dan Q‟ dikirimkan ke output slave flip-flop Q dan Q‟.

Ketika CK=1, master flip-flop dapat menerima input baru, akan tetapi Q dan Q‟ dari slave flip-flop tidak berubah.

Gambar 8.11 adalah timming diagram dari master slave flip-flop. Ketika CK=1, input berubah secara berurutan hingga negative edge dari CK dan nilai input yang terakhir ditahan. Ketika CK=0, output dari master flip-flop dikirimkan ke slave flip-flop sehingga hal ini adalah negative edge trigger dari CK.

(56)

56

Peralatan

Percobaan 1: Membangun RS flip-flop dari gerbang logika dasar

1. Hubungkan input A3, A4 ke Pulser Switches SWA A‟ (TTL), SWB B‟ (TTL) output. Hubungkan output F6 dan F7 ke logic indicator L1, L2 Bagaimana keadaan dari F6 dan F7? Matikan power untuk beberapa detik dan nyalakan kembali. Bagaimana keadaan dari F6 dan F7 sekarang?

(a) (b)

Gambar 8.12: (a) Modul KL-33008 Block D; (b) Rangkaian ekivalen 2. Ikuti input pada Tabel 8.5. Amati dan catat F6 dan F7.

STATES A4 A3 F6 F7

0 0 0

1 0

2 0

3

3. Tentukan output Q dan Q‟, input R dan S. (Set pulser switch ke „1‟, lalu „0‟ dan „1‟ lagi).

4. Hubungkan connection clips menurut Gambar 8.12(a) untuk membangun rangkaian pada gambar 8.12(b). Hubungkan input A1, A2 ke Pulser Switches output SWA A, SW B.

(57)

57

Gambar 8.13: Rangkaian R-S flip-flop 5. Ikuti urutan input pada Tabel 8.6. Amati dan catat F6 dan F7.

STATES A5 A1 F6 F7

0 0 0

1 0

2 0

3

Percobaan 2: Membangun D flip-flop dengan R-S flip-flop

1. Hubungkan connection clip sesuai dengan Gambar 8.14(a) untuk membangun rangkaian D flip-flop dari Gambar 8.14(b)

(a) (b)

Gambar 8.14: (a) Modul KL-33008 Block D; (b) Rangkaian ekivalen 2. Hubungkan A1 ke SW1; CK2 ke output SWA A dan F6 ke L1.

(58)

58

CK A1 F6

0 0

0 1

Percobaan 3: Membangun JK flip-flop dengan D flip-flop

1. Hubungkan connection clip sesuai dengan Gambar 8.15(b) untuk

membangun rangkaian T flip-flop dari Gambar 8.15(b). Hubungkan CK2 ke output SWB B; A1 ke SW0; A5 ke SW1; F6 ke L1.

(a) (b)

Gambar 8.15: (a) Modul KL-33008 Block D; (b) Rangkaian ekivalen 2. Ikuti input pada Tabel 8.8. Amati dan catat kondisi outputnya.

CK2 A5 A1 F6

0 0

0 1

1 0

1 1

Percobaan 4: Membangun JK flip-flop dengan SR flip-flop

1. Hubungkan connection clip sesuai dengan Gambar 8.16(a) untuk membangun rangkaian J-K flip-flop dari Gambar 8.16(b). Hubungkan CK1 ke output SWA A; J ke SW0; K ke SW1; F1, F2, F6, F7, ke L0, L1, L2, L3 secara berurutan.

(59)

59

(a) (b)

Gambar 8.16: (a) Modul KL-33008 Block D; (b) Rangkaian ekivalen 2. Ikuti input yang ada pada Tabel 8.9. Amati dan catat kondisi outputnya.

CK2 CK K J F1 F2 F6 F7 0 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 1 1 1 0 1 1

Percobaan 5: Membangun shift register dengan D flip-flop

1. Blok C dari modul KL-33008 akan digunakan untuk percobaan kali ini.

(60)

60

2. Hubungkan B(clear) ke SW0; A(I/P) ke SW1; Ck ke output SWA Q; F1,F2,F3,F4 ke L1,L2,L3,L4 secara berurutan.

3. Buat SW0 bernilai „0‟, hubungkan ke clear B, lalu ubah nilai SW0 menjadi „1‟.

4. Ikuti aturan input untuk A(I/P) dibawah ini: a. Ketika A=‟1‟, kirim signal dari SWA ke CK b. Ketika A=‟0‟, kirim signal dari SWA ke CK c. Ketika A=‟0‟, kirim signal dari SWA ke CK d. Ketika A=‟1‟, kirim signal dari SWA ke CK

5. Amati output yang dihasilkan setelah 4 CK ditambahkan. Apakah sesuai dengan input rangkaian sequence? Ini adalah rangkaian serial di hubungan rangkaian keluaran paralel.

6. Amati output yang dihasilkan dari F4. Apakah sesuai dengan input I/P pertama? Kirim ke CK yang lain dan amati F4 kembali. Apakah sesuai dengan input I/P kedua? Ini adalah rangkaian keluaran seri-seri.

Percobaan 6: Membangun shift register dengan preset left/right

1. Block b yang ada pada Modul KL-33008 akan digunakan untuk percobaan kali ini.

Gambar 8.18: Modul KL-33008 Block B 2. Lengkapi hubungan berikut:

 Input A,B,C,D ke Output SW0, SW1, SW2, SW3 F1, F2, F3, F4 ke L0, L1, L2, L3.

 D1 (LOAD) ke output SWA A  C1 (CK) ke output SWB B  B1 (I/P) ke DIP2.1

(61)

61

3. Ikuti aturan input untuk A1 pada Tabel 8.11. Amati dan catat hasil outputnya.

DIP2.1 CK L0 L1 L2 L3 0 0 1 1 1 0 1 1

4. Atur A1 menjadi bernilai „1‟ dan ikuti input D,C,B,A pada Tabel 8.12. Amati dan catat outpunya.

CK D C B A F4 F3 F2 F1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 0 1 1 0

Percobaan 7: Membangun rangkaian pengurang noise dengan SR

flip flop

1. Rangkaian S-R flip flop yang ada pada Gambar 8.19 akan digunakan pada percobaan kali ini.

(a) (b)

(62)

62

2. Hubungkan input A4 ke SW0. Hubungkan A3 ke output dari Clock Generator. Output Clock Generator berperan sebagai sumber dari noise untuk S-R flip-flop.

3. Ukur F6 ketika A4=‟1‟ F6=____.

4. Hubungkan A3 ke SW0, A4 ke Clock Generator. Ukur F6 ketika A3=‟1‟. F6=____.

Latihan

-

(63)

63

P

RAKTIKUM

9

C

ounter

Tujuan Pembelajaran

Mahasiswa dapat memahami prinsip kerja counter yang dibangun dengan J-K flip-flop.

Dasar Teori

Counter dibangun dengan flip-flop dan gerbang logika dasar. Dari percobaan sebelumnya, kita menemukan bahwa T flip-flop menggantikan letak outputnya diantara biner "0" dan "1" ketika input T=1 dan CK=1.

Gambar 9.1: Rangkaian counter

Berdasarkan Gambar 9.1 dimana tiga T flip-flop dihubungkan secara seri. Output Q dari flip-flop di depan digunakan sebagai input CK untuk setiap flip-flop berikutnya. Asumsikan jumlah flip-flop yang tersambung secara seri adalah “n” dan terdapat “n” input, output dari flip-flop terakhir adalah n/2n. Gelombang output seperti pada Gambar 9.2.

Dari Gambar 9.2 dapat kita lihat bahwa output normal A, B, C terhitung “up” saat output complement A, B, C terhitung “down”, jadi CK ditrigger pada sisi negative.

 A memiliki dua kali siklus dan setengah frekuensi CK  B memiliki dua kali siklus dan setengah frekuensi A  C memiliki dua kali siklus dan setengah frekuensi B

(64)

64

Gambar 9.2: Timming diagram pada rangkaian counter

Jika CK ditrigger pada sisi positif, gelombang outpunya akan terlihat seperti pada Gambar 9.3. Terlihat dengan jelas A,B, dan C terhitung “up”. Sirkuit pada Gambar 9.3 akan terhitung “up” ketika CK terhubung dengan Q. Ketika CK terhubung dengan Q‟ , sirkuit akan terhitung “down”.

Gambar 9.3: Timming diagram pada rangkaian counter

JK flip flop adalah flip fliop universal yang biasanya digunakan dalam percobaan untuk membangun counter dasar. Rangkaian pada Gambar 9.4 adalah up/down counter yang dibangun dengan JK flip-flop yang dihubungkan secara seri .

(65)

65

 Ketika M=o, CK terhubung dengan Q dan rangkaian akan terhitung “UP”  Ketika M=1, CK terhubung dengan Q‟ dan rangkaian akan terhitung “DOWN” Koneksi serial, seperti Gambar 9.4 berdasar dari “Asynchronous Counting”. Dengan tujuan untuk mendapatkan efek “dibagi sejumlah n”, outputnya harus terhubung dengan “CLEAR” pin.

Gambar 9.5 menunjukkan rangkaian “dibagi-oleh-5”. Kita dapat melihat dari tabel kebenaran (Tabel 9.1) bahwa kondisi “0” dan “5” setara, membentuk sebuah loop yang disebut rangkaian “dibagi-oleh-5”.

Gambar 9.5: Rangkaian counter “dibagi-oleh-5”

Tabel 9.1: Tabel counter

STATE C B A 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 0 0 0 6 0 0 1

Dalam Gambar 9.5, A dan C terhubung dengan “CL” melalui gerbang AND. Karena kondisi “5” adalah 102, ketika CBA=101 counter direset.

Metode lain untuk mencapai operasi dibagi-oleh-N asinkron ditunjukkan Gambar 9.6, yang merupakan rangkaian counter dibagi-oleh-5. Pada CBA=”100”, output C dihubungkan dengan CL melalui gerbang AND. Sebuah kapasitor ditambahkan pada CL untuk memperpanjang fungsi “CLEAR”. Kapasitor mempertahankan kondisi “1” dan menjaga flip-flop dalam mode “CLEAR” ketikan CK turun. Di sisi negative Ck, counter masih disable.

(66)

66

Gambar 9.6: Rangkaian counter “dibagi-oleh-5”

Koneksi serial antara rangkaian dibagi-oleh-2 dan dibagi-oleh-5 membentuk sebuah counter BCD. Sebuah 1 Hz timing signal dapat dibangkitkan ketika counter industrial seperti rangkaian dibagi-oleh-10 atau dibagi-oleh-6 digunakan dalam hubungan dengan power AC 60 Hz. Jika semua CK dihubungkan bersama, sebuah counter sinkron terbentuk. Kecepatan operasinya jauh lebih cepat dibandingkan dengan counter asinkron yang dihubungkan secara serial, tetapi mendesain counter non 2n dengan counter sinkron jauh lebih kompleks. Gambar 9.7 menunjukkan counter 4 bit “dibagi-oleh-16”.

Gambar 9.7: Rangkaian counter 4-bit “dibagi-oleh-16”.

Gambar 9.8 menunjukkan rangkaian counter sinkron dibagi-oleh-5. Strukturnya lebih kompleks daripada counter asiknron.

Gambar 9.8: Synchronous counter “dibagi-oleh-5”.

Peralatan

1. KL-31001 Digital Logic Lab 2. Module KL-33009/KL-33010 3. Osiloskop

(67)

67

Percobaan 1: Asynchronous Up-Counter Biner

1. Pasang connection clip sesuai Gambar 9.9 untuk membangun rangkaian pada Gambar 9.10.

Gambar 9.10: Rangkaian ekivalen

2. Hubungkan A2 (clear) ke SW0; A1 ke +5v; output F1, F3, F5, F7 ke L1~L4 berturut-turut dan B1 (CK) ke Clock Generator, atur frekuensi output pada 1 kHz.

3. Atur SW0 ke “1” pada awalnyaagar output clear; kemudian atur SW0 ke “0” untuk mrmulai counting. Ukur CK dan output dengan osiloskop, catat output pada Gambar 9.11.

(68)

68

4. Apa yang terjadi jika SW0 diatur pada “1” selama proses counting?

Percobaan 2: Asynchronous Decade Up-Counter

1. U4 (7490) pada modul KL-33010 blok D, ditunjukkan pada Gambar 9.11, akan digunakan dalam percobaan ini. Blok digram fungsional dari U4 ditunjukkan pada Gambar 9.12.

Gambar 9.11: Modul KL-33010 Block D

(69)

69

2. Hubungkan C3, C4 ke SW0 dan SW1; D1, D2 ke SW2 dan SW3; F1~F4 ke L1~L4; A2 ke output SWA Q; B2 ke output SWB Q.

3. (A) Hubungkan C3, C4, D1, D2 ke ground dan A2 ke pulse SWA Q. Ukur dan catat gelombang output dalam Gambar 9.13(a).

(B) Hubungkan C3, C4, D1, D2 ke ground dan B2 ke pulse SWB Q. Ukur dan catat gelombang output dalam Gambar 9.13(b).

(a) (b)

4. Hubungkan F1 ke B2; A2 ke pulse 1 kHz. Ukur dan catat A2 (CK), F1, F2, F3, F4 dalam Gambar 9.14.

5. Hubungkan C3, C4 pada +5V; D1, D2 pada ground. Bagaimana outputnya? 6. Hubungkan D1, D2 pada +5V; C3, C4 pada ground. Bagaimana outputnya?

(70)

70

Percobaan 3: Asynchronous “Devided by-N” Up-Counter

1. U3 (&493) pada modul KL-33010 Blok C, ditunjukkan pada Gambar 9.15, kan digunakan pada percobaan ini. Blok diagram fungsional dari U3 ditunjukkan pada Gambar 9.16.

Gambar 9.15: Modul KL-33010 block C

Gambar 9.16: Rangkaian ekivalen

2. Hubungkan B1(CK) ke output Clock Generator dan hubungkan output F2, F3, F4 ke L2, L3, L4.

3. Hubungkan input C1 dan C2(clear) ke salah satu dari dua output F2, F3, F4 sepertti yang ditunjukkan pada Tabel 4-13. Amati dan catat kondisi F2, F3, F4 pada dalam tabel 4-13. Ukur CK dan F4 dengan osiloskop dan gambar gelombang output. Tentukan tipe couter apakah yang ditunjukkan pada setiap koneksi.

C1 – C2 F2 F3 F4 CONNECT F2 CONNECT F3 CONNECT F4 CONNECT F2 F3 CONNECT F2 F4 CONNECT F3 F4

(71)

71

Gambar 9.16: Gambar Signal (1)

(72)

72