Karena rata-rata menggunakan data konverter, seperti data konverter NS, dapat memerlukan sejumlah besar sampel untuk operasi bermakna (waktu simulasi mungkin relatif panjang), kita perlu berhati-hati untuk tidak mengembangkan model simulasi yang tidak efisien atau terlalu kompleks. Pada saat yang sama adalah keinginan untuk memiliki model yang cukup kompleks untuk mencakup dampak non-ideal yang terjadi di sirkuit yang sebenarnya digunakan. Sebagai contoh, sebuah op-amp akan memiliki keterbatasan gain dan tegangan offset sedangkan switch akan mendapatkan nol pada resistansi.
Dalam materi berikut kita mencoba untuk mengembangkan model yang kuat, termasuk keterbatasan mendasar dari sirkuit yang digunakan, sedangkan pada saat yang sama berusaha untuk menghasilkan model sederhana untuk simulasi cepat.
Non-overlapping Pembangkit Clock dan Switch
Dalam bab ini, kita mengasumsikan VDD = 1,5 V (tegangan catu daya positif), VSS = 0 V (tegangan catu daya negatif), VREF + = 1,5 V (data konverter tegangan referensi positif), VREF −= 0 V (data konverter tegangan referensi negatif), dan fs = fclk = 100 MHz (pengam-bilan sampel, atau frekuensi clock, dari data konverter). Statement pulse SPICE digunakan untuk menghasilkan dua 100 MHz, non-overlapping clock, dapat ditulis sebagai
Vphi1 phi1 0 DC 0 Pulse 0 1.5 0 200p 200p 4n 10n Vphi2 phi2 0 DC 0 Pulse 0 1.5 5n 200p 200p 4n 10n R2 phi1 0 1MEG
R3 phi2 0 1MEG
dimana resistor memastikan bahwa clock tidak mengambang (bukan hanya elemen yang ter-hubung ke node phi1 dan phi2 sebagai clock yang dapat digunakan secara eksklusif untuk mengontrol switch dalam simulasi). Statement digunakan untuk mengatur tegangan catu daya, tegangan referensi (jika digunakan), tegangan common mode, dan titik trip switch da-pat ditulis sebagai
VDD VDD 0 DC 1.5
Vtrip Vtrip 0 DC 0.75 VCM VCM 0 DC 0.75 VREFP VREFP 0 DC 1.5 VREFM VREFM 0 DC 0
Tegangan trip digunakan dalam operasi simulasi dari switch untuk menunjukkan ketika switch harus dibuka atau ditutup. Gambar 3.1a menunjukkan penggunaan dasar switch dalam SPICE. Ketika phi1 (φ1) berada di atas tegangan trip (0,75 V di sini), saklar S1 ditutup. Ketika node phi2 di atas tegangan trip, S2 ditutup. Statement SPICE menentukan operasi switch ini, dengan cara yang dijelaskan, adalah
Gambar 3.1. Menggunakan switch pada SPICE
Gambar 3.2. Model Op-Amp SPICE sederhana
S1 1 2 phi1 Vtrip switmod
S2 2 3 phi2 Vtrip switmod
.model switmod SW RON=1k
Parameter RON dapat digunakan untuk model switch pada resistansi seperti ditunjukkan pada Gambar 3.1b. Ini mungkin berguna ketika simulasi terbatas efek settling time dalam data konverter.
Pemodelan Op-Amp
Aturan pemodelan op-amp bisa memakan waktu hingga satu Bab sendiri. Di sini kami mem-perkenalkan model sederhana yang mudah dimodifikasi untuk memperhitungkan ketidaksem-purnaan op-amp real. Gambar 3.2 menunjukkan simbol dasar op-amp dan tegangan yang dikendalikan oleh tegangan-sumber yang digunakan untuk mensimulasikan operasi dari se-buah op-amp. Statement SPICE yang menentukan op-amp adalah
Ein 3 0 2 1 100MEG
Gambar 3.3. Model Op-Amp SPICE sederhana
Contoh Soal 3.1
Menentukan dan mensimulasikan gain dari rangkaian yang ditunjukkan pada Gambar 3.3.
Sirkuit ini adalah Integrator Diskrit Analog (DAI) ditunjukkan pada Gambar 2.78 dengan input v2 terhubung ke VCM. Fungsi transfer rangkaian ini di z-domain adalah
H[z] = z
−1
1 − z−1 (3.1)
Dari Gambar 2.34 dan persamaan 2.84 besarnya persamaan 2.1, dalam domain frekuensi, adalah (mencatat z−1 dalam pembilang dari Pers. 3.1 adalah penundaan Ts yang menambah fase integrator tetapi tidak mempengaruhi respon magnitude)
| H(f ) |= q 1
2(1 − cos2Π1005 )
= 3.2 (3.2)
menghasilkan output tegangan puncak 160 mV (tegangan puncak ke puncak 320 mV). Hasil simulasi ditunjukkan pada Gambar 3.4. Perhatikan bagaimana output, di DC, didefinisikan oleh keadaan awal dari kapasitor feedback, CF. Dalam hal ini input dan output dari integrator mulai dari tegangan yang sama. Pergeseran fasa dapat dihitung, menggunakan Persamaan. 2.85 dan mengetahui nol tidak ada, karena - 99. Akhirnya, netlist SPICE digunakan untuk menghasilkan plot ini yang tercantum di bawah ini.
VCM VCM 0 DC 0.75 *Input Signal
Vin Vin 0 DC 0 Sin 0.75 50m 5MEG *Clock Signals
Vphi1 phi1 0 DC 0 Pulse 0 1.5 0 200p 200p 4n 10n Vphi2 phi2 0 DC 0 Pulse 0 1.5 5n 200p 200p 4n 10n R2 phi1 0 1MEG
R3 phi2 0 1MEG
*Use a VCVS for the op-amp Eopamp Voutop 0 VCM Vinm 100MEG *Setup switched capacitors and load CI Vtop Vbot 1p
CF Voutop Vinm 1p Cload Vout 0 1p
*Setup switches for the integrator S1 VCM Vtop phi1 VTRIP switmod S2 Vin Vbot phi1 VTRIP switmod S3 Vtop Vinm phi2 VTRIP switmod S4 Vbot VCM phi2 VTRIP switmod S5 Voutop Vout phi1 VTRIP switmod .model switmod SW RON=100 .end
Pemodelan SPICE 1-bit ADC (komparator)
Pemodelan komparator non-clock secara langsung menggunakan switch seperti yang terlihat pada Gambar. 3.5. Ketika input komparator positif lebih besar dari input negatif, output dari komparator tinggi. Ketika input negatif lebih besar dari input positif, output dari kom-parator rendah. Dalam implementasinya kita mungkin perlu menghubungkan lebar, model, resistor (atau kapasitor kecil) ke input komparator untuk menjaga node dari floating. Kita akan menambahkan pembanding clock, sebelum komparator kontinu, sampel dan hold (S/H). Topologi dasar dari S/H ditunjukkan kembali pada Gambar. 1.24.
3.1.2 Noise-Shaping Orde Pertama
Diagram blok modulator feedback noise-shaping ditunjukkan pada Gambar 3.6. itu menun-jukkan bahwa output dari modulator, Y(z), dapat berhubungan dengan input, X(z), dan
Gambar 3.4. Integrator input dan output untuk contoh 3.1
Gambar 3.6. Integrator input dan output untuk contoh 3.1
kuantisasi noise ADC, E(z), dengan
Y (z) = ST F (z) z }| { A (z) 1 + A (z).X (z) + N T F (z) z }| { 1 1 + A (z).E (z) (3.3) Dimana STF(f ) adalah fungsi transfer sinyal dan NTF(f ) adalah fungsi transfer noise. Pertimbangkan apa yang terjadi jika A(z) adalah integrator (diimplementasikan menggunakan DAI). Persamaan 3.3 menjadi
Y (z) = z−1X(z) + (1 − z−1)Ez (3.4) Persamaan ini penting! Ini menunjukkan sinyal input hanya melewati modulator dengan delay sementara noise kuantisasi dibedakan (lihat Gambar 2.51 untuk respon magnitude dari diferensiator digital dengan fungsi transfer 1-Z−1). Kita bisa berpikir tentang diferensiasi noise sebagai pendorong kuantisasi noise untuk frekuensi yang lebih tinggi. Kita kembali pada bagaimana noise-shaping mempengaruhi berat jenis spektral kuantisasi noise, VQe(f ), dalam sekejap. Tapi pertama-tama mari kita mencoba untuk memahami apa yang terjadi di sini.
Dalam Gambar 3.6 musim panas mengambil perbedaan (Delta) antara sinyal input dan sinyal feedback. Integrator terakumulasi atau jumlah (Sigma) perbedaan ini dan hasilnya feedback, melalui ADC dan DAC, untuk musim panas. Hal ini akan memaksa output dari modulator untuk melacak input rata-rata. Kadang-kadang sinyal feedback akan memiliki nilai lebih besar dari sinyal input, sementara di lain waktu sinyal feedback akan kurang dari sinyal input. Rata-rata sinyal feedback, bagaimanapun, idealnya harus sama dengan sinyal input. Perhatikan bahwa jenis NS modulator sering disebut Delta-Sigma atau Sigma-Delta modulasi. Juga, pada titik ini, kita harus melihat kebutuhan untuk filter rata-rata yang dibahas dalam bab terakhir.