SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART)

(1)

Abstrak

Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kompleks yang memerlukan pengolahan paralel pada pengenalan pola dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknologi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevolusi (evolve) melalui konfigurasi ulang on-site pada perangkat keras berevolusi secara langsung (run-time evolvable reconfigurable hardware). Di dalam makalah ini akan disampaikan konsep self-organizing hardware (SOHW) berbasis pada reconfigurable hardware (RCHW) dan evolvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evolving Artificial Neural Network (SE-ANN) tipe Adaptive Resonance Theory (ART) beserta kondisi-kondisi untuk persyaratan implementasinya.

Keyword : FPGA, self-organizing hardware, evolvable hardware, reconfigurable hardware, ART.

I. PENDAHULUAN

Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (software) sehingga seolah-oleh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih

menguntungkan terutama pada aplikasi-aplikasi yang menggunakan neuron kurang dari 100 unit karena lebih mudah direkonfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasi-aplikasi tersebut memerlukan lebih dari 1.000 neuron dan 10.000 sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kompleks dan memerlukan penyelesaian secara paralel seperti pengenalan pola dan klasifikasi, JST memberikan performa yang jauh lebih baik ditinjau dari segi waktu dibandingkan komputer yang dimotori oleh dprosesor sekalipun [6]. Kemampuan pengolahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kompleks didistribusikan kepada neuron-neuron tetangganya (neighboring neurons) dan bekerja bersama-sama secara paralel untuk menyelesaikannya.

Di dalam suatu proses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recognition phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pola latihan yang telah disiapkan sedemikian rupa (pre-processing) yang mewakili data yang harus dipelajari oleh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pola baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan “pengetahuan” yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bobot sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (topologi) [2]. Bobot-bobot dan topologi JST ini akan berubah seiring dengan

SELF-ORGANIZING HARDWARE UNTUK APLIKASI

SELF-EVOLVING ARTIFICIAL NEURAL NETWORK

TIPE ADAPTIVE RESONANCE THEORY (ART)

ARWIN

1

232 06 008

1

(2)

2

semakin bertambahnya “pengetahuan” yang dimilikinya atau kuantitas pola yang telah ia kenal. Salah satu contoh JST yang menyimpan “pengetahuan” tentang pola yang telah dikenalnya dengan cara mengubah topologinya adalah Adaptive Resonance Theory (ART).

Pada umumnya untuk aplikasi-aplikasi pengenalan pola dan klasifikasi, JST model ART dan modifikasinya lebih banyak digunakan dibandingkan dengan JST Multi-layer Perceptron (MLP) dengan algoritma pembelajaran backpropagation standar karena keunggulannya dalam kecepatan dan keakuratan hasil (output), sebagai contoh lihat [1]. Kelebihan ART ini disebabkan oleh karakteristik adaptifnya yang akan merubah topologinya dengan cara membentuk cluster baru ketika menemui pola baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memorynya. Bila suatu ketika pola yang sama diberikan kepadanya, dengan segera ia akan “melihat” kembali “pengetahuannya” dan dengan segera mencocokkannya dengan cepat. Dengan karakteristik ini, ART digolongkan sebagai Self-Evolving Artificial Neural Network (SE-ANN) dan berbeda dengan tipe Evolving Artificial Neural Network (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evolutionary Algorithm (EA) untuk mengevolusi bobot-bobot sambungan, arsitektur atau aturan pembelajaran JST.

Untuk mengimplementasikan suatu model JST ke bentuk perangkat kerasnya, [10] menyampaikan pandangan bahwa tantangan-tantangan mendasar dalam implementasi JST ke perangkat keras adalah kompetisi perangkat keras dengan fleksibilitas topologi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recongufirabilty harus diperhatikan sejak awal perancangan perangkat keras. [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Topology (FAST) ke Field Programmable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra. FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neuron pada lapisan output-nya bila ditemukan vektor

input yang berbeda. Dalam konteks FPGA, adaptasi topologi adalah karakteristik FPGA yang dapat dikonfigurasi secara dinamis untuk mengakomodir JST dengan karakteristik topologi termodifikasi (modifiable topology) [18].

Pada sisi yang berbeda, penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadopsi konsep evolusi alami [14] yang dinamakan dengan Evolvable Hardware (EHW). Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkombinasikan kedua jenis teknologi ini akan memunculkan isu-isu baru yang menarik. Oleh karena itu di dalam naskah ini disampaikan konsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadopsi karakteristik yang dimiliki oleh EHW. Pada Bagian II akan disampaikan konsep dasar ART bersama dengan algoritma pembelajarannya. Bagian III berisi konsep FPGA yang dilanjutkan dengan konsep EHW pada Bagian IV. Pada Bagian V disampaikan konsep SOHW dan cara implementasi ART pada SOHW. Naskah ditutup oleh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini.

II. JST MODEL ADAPTIVE RESONANCE THEORY

A. Konsep Dasar

JST-ART dirancang untuk memudahkan pengontrolan derajat kemiripan pola yang ditempatkan pada cluster yang sama. ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan informasi yang telah dipelajari ketika ada informasi baru yang dihadapi oleh JST lainnya. Arsitektur dasar JST ART terdiri atas : satu lapisan pengolahan masukan dan juga sebagai lapis perbandingan pola yang disebut dengan lapisan F₁, unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan

2

F , dan suatu mekanisme untuk mengontrol derajat kemiripan pola-pola untuk ditempatkan pada cluster yang sama yang

(3)

3

disebut dengan mekanisme Reset. Lapisan

1

F terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). Bagian antarmuka mengkombinasikan sinyal-sinyal dari bagian masukan dan lapisan F₂, yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektor bobot untuk unit cluster yang telah dipilih sebagai calon yang diperbolehkan untuk mempelajari pola masukan yang dimasukkan. Untuk memudahkan pemahaman, pada lapisan F₁, bagian masukan diberi notasi

( )

1

F a dan bagian antarmuka diberi notasi

( )

1

F b .

Untuk mengontrol kemiripan pola-pola agar ditempatkan pada cluster yang sama, terdapat dua buah jalur masing-masing bersama dengan bobot-bobotnya, di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. Unit-unit ke- i lapisan F1 dihubungkan ke unit-unit ke-j

lapisan F2 oleh bobot-bobot bottom-up, bij,

sedangkan unit-unit ke-j lapisan F2

dihubungkan ke unit-unit ke- i lapisan F ₁

oleh bobot-bobot top-down, t_ji. Lapisan F₂

adalah lapisan kompetitif, artinya unit cluster dengan jumlah masukan terbesar menjadi calon kuat yang diperbolehkan mempelajari pola masukan. Aktivasi semua unit lapisan

2

F dibuat nol. Unit-unit antarmuka

selanjutnya mengkombinasikan informasi dari unit masukan dan unit cluster. Suatu unit cluster diperbolehkan mempelajari pola masukan tergantung kepada kemiripan vektor top-down-nya dengan vektor masukan. Hal ini diatur oleh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian masukan F a dan bagian antarmuka ₁

( )

1

F b pada lapisan F₁. Jika unit cluster tersebut tidak diperbolehkan untuk mempelajari pola masukan yang masuk, ia dinon-aktifkan dan satu unit cluster baru dipilih sebagai calon kuat lainnya.

Dalam aplikasinya terdapat dua jenis JST ART, yaitu ART1 yang dirancang untuk beroperasi pada vektor-vektor masukan biner dan ART2 yang beroperasi pada vektor-vektor masukan yang bernilai analog. Pada

naskah ini akan digunakan JST ART-1 yang beroperasi pada domain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. B. Arsitektur Jaringan

Arsitektur JST-ART1 terdiri dari dua bagian, yaitu unit-unit komputasional dan unit-unit pelengkap (suplemental).

1) Unit-unit Komputasional. Unit komputasional terdiri dari lapisan F₁ (bagian masukan dan antarmuka), lapisan F₂, dan unit reset. Setiap unit di dalam lapisan masukan, F a , dihubungkan ke setiap unit ₁

( )

di dalam lapisan antarmuka, F b , yang 1

( )

berkaitan. Setiap unit di dalam lapisan

( )

1

F a dan F b dihubungkan ke unit ₁

( )

reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F₂. Setiap unit di dalam lapisan F b dihubungkan ke setiap ₁

( )

unit di dalam lapisan F2 oleh dua jalur

bobot. Unit Xi di dalam lapisan F b 1

( )

dihubungkan ke unit Y_j lapisan F oleh ₂

bobot-bobot bottom-up, b_ij. Sedangkan unit

j

Y pada lapisan F dihubungkan ke unit ₂

i

X pada lapisan F b oleh bobot-bobot ₁

( )

top-down, t_ji. Lapisan

F

₂ adalah lapisan kompetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nol.

Gambar 1. Arsitektur JST ART1 yang disederhanakan.

(4)

4

2) Unit-unit Pelengkap (Suplemental). Unit-unit pelengkap menyediakan suatu mekanisme sehingga komputasi yang dilakukan oleh algoritma ART1 dapat dilaksanakan dengan menggunakan prinsip-prinsip JST. Unit-unit tersebut disebut juga dengan unit-unit Gain Control, G dan ₁ G . ₂

Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1.

C. AlgoritmaPembelajaran [3]

Secara sederhana, algoritma pembelajaran JST ART1 adalah sebagai berikut :

• Tahap 0 o Inisialisasi parameter-parameter L>1 dan 0<ρ ≤1. o Inisialisasi bobot-bobot 0

( )

0 1 ij L b L n < < − + dan tji

( )

0 = . 1 • Tahap 1

o Selama kondisi henti = false, kerjakan tahap 2 sampai 13.

• Tahap 2

o Untuk setiap masukan latihan, kerjakan tahap 3 sampai 13.

• Tahap 3

o Tetapkan aktivasi semua unit F2= 0

o Tetapkan aktivasi unit-unit masukan

( )

1

F a = , vektor masukan. s

• Tahap 4

o Hitung normalisasi vektor masukan s

_i

i

s =

∑

s .

• Tahap 5

o Kirim sinyal masukan dari F a ke ₁

( )

1

F b .

x_i = . s_i

• Tahap 6

o Untuk setiap simpul F₂ yang tidak dihambat : Jika y_j≥ −1, maka j ij i i y =

∑

b x • Tahap 7

o Selama reset = true, kerjakan tahap 8 sampai 11

• Tahap 8

o Cari unit pemenang, J , sehingga

J j

y = y untuk setiap simpul j. Jika 1

J

y = − , maka semua simpul

dihambat dan pola ini tidak dapat dikelompokkan.

• Tahap 9

o Hitung ulang aktivasi x untuk

( )

1

F b :

x_i=s t_{i Ji}. • Tahap 10

o Hitung normalisasi vektor x :

_i i x =

∑

x . • Tahap 11 o Uji reset : Jika x s ≤ , maka ρ yJ = − 1

(hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. Jika x

s > , lanjutkan ke ρ

tahap 12. • Tahap 12

o Perbaharui bobot-bobot untuk simpul

J :

(

)

1 i ij Lx b baru L x = − +

(5)

• Tahap o Uji ko III. FIEL A. Kon FPGA ada pengolahan interkoneksin fabrikasi. Se menggunaka untuk komputasion dihubungkan melalui suatu cukup mema Pada um komersial m menghemat diprogram pa fungsi dari logikanya, in input dan ou dikonfigurasi yang dimasu konfigurasi memberitahu gerbang da harus berting dilakukan b suatu rangk Oleh sebab device yang r Sifat reconfi yang mengimplem memiliki ka merekonstruk mandiri. P berdampak pengurangan penambahan telah diajarka

(

)

ji t baru = p 13 ondisi berhenti LD PROGRAM ARRAY (FP nsep Dasar alah suatu bit yang nya dapat d ebagian besar an Lookup Ta melayani nal terprogram n (wired) satu u interkoneksi akan tempat di mumnya pe menggunakan tempat [14]. ada tiga level y

sel-sel atau nterkoneksi ant utput-nya. Ket i melalui satu ukkan dari su ini ke ukan kepada an interkonek gkah laku. Ko beberapa kali kaian seperti itu, FPGA reconfigurable figurable ini m sangat mentasikan JS arakteristik ad ksi arsitektur j Perubahan pada pe n cluster atau pengur an padanya. i x . . MMABLE GAT GA) array unit g fungsi diprogram set tradisional FP able (LUT) k elemen-ele m. LUT-LUT u dengan lain i terprogram y i setiap sel FP erangkat-peran 4 LUT ka FPGA d yang berbeda y u gerbang (g tara sel-selnya tiga level ters urutan (string umber luar. Bi emudian setiap sel ksinya bagaim nfigurasi ini d hingga diper yang diharap dikatakan seb e [13]. memberikan sa tepat u ST ART y daptif atau d jaringannya se arsitektur nambahan seiring den rangan pola y TE -unit and telah PGA kecil emen ini nnya yang PGA. ngkat arena dapat yakni gate) a dan sebut g) bit it-bit akan atau mana dapat roleh pkan. bagai arana untuk yang dapat ecara akan atau ngan yang A H D k s p d b t t y a k p a m p a Gambar 2. F setiap LUT IV. EVOLVA A. Evolvab Hardware Di dalam defin keras yang d secara dinamis perubahan ling dasarnya ada berbasiskan terkonfigurasi. tersebut diimp yang sama yak antara keduany konsep evolus perangkat kera aplikasi atau o menggunakan perancangan s aplikasi tertentu Gambar 3. pertemuan FPGA dengan 4 T mempunyai 3 output[14]. ABLE RECON HARDWARE ble dan nisinya, EHW a dapat meruba s dan mandiri gkungannya [1 alah perangka pada Kedua tipe plementasikan kni FPGA. Per ya adalah EHW si untuk men as yang optim optimisasi, sed prosedur sta suatu perangk u. Bidang EHW tiga ilmu peng

4-LUT dimana 3 input dan 1 NFIGURABLE E Reconfigurab adalah perangk ah arsitekturn i seiring deng 7]. RCHW pa at keras yan logika-logi perangkat ker pada perangk rbedaan tegas W menggunak ndapatkan sua mal untuk sua dangkan RCH andar di dala kat keras untu

muncul dari getahuan [4]. 5 E ble kat nya gan ada ng ika ras kat di kan atu atu HW am uk

(6)

6

Dengan kata lain, di dalam EHW terdapat suatu “kecerdasan” alami yang diterapkan sehingga terdapat suatu mekanisme evolusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. Istilah Evolvable Reconfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan merekonfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu. SOHW akan dibahas lebih lanjut pada Bagian V.

Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. Perancangan sistem melalui pendekatan yang mengadopsi proses evolusi alami telah berhasil dilakukan dengan ditemukannya teknologi JST dan telah diaplikasikan ke berbagai bidang. JST lebih banyak diaplikasikan melalui software walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu pengolahan data. Dengan konsep evolusi alami, dikembangkan algoritma-algoritma yang dinamakan dengan Evolutionary Algorithm (EA). EA meliputi algoritma-algoritma utama sebagai berikut :

o Genetic Algorithm (GA). o Genetic Programming (GP). o Evolutionary Programming (EP).

o Evolution Strategies (ES). B. Pembangkitan Generasi Terbaik EA mewakili satu kelas algoritma pencarian stokastik berbasiskan populasi yang dibangun dari ide-ide dan prinsip-prinsip evolusi alami. Satu fitur penting dari algoritma-algoritma di atas adalah strategi pencarian berbasis populasi. Individu-individu di dalam populasi berkompetisi dan saling bertukar informasi dalam melakukan tugas-tugas tertentu. Secara umum proses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini. Perbedaan utama antara GA dan GP adalah pada representasi kromosom atau individu.

Gambar 5. Mekanisme pembangkitan generasi baru.

(7)

GA mengor array, sedan dalam bentu keduanya sa crossover menggunaka tidak ada bat adalah pro mendapatkan mutasi adalah kromosom Mekanisme diperlihatkan Setiap indiv juga dengan mengandung rangkaian de dan interko parameter-pa yang dipilih operator membangkitk rangkaian te ke generasi terjadi dan m gen dalam kromosomkr yang hanya kedua induk rangkaian rangkaian di keturunan b populasi indu asli dihapus. pemilihan ind rganisasikan g ngkan GP m uk sebuah po ama-sama men dan mutas an proses muta tasan represent oses kawin n generasi te h proses pemb dengan tuju crossover n pada Gambar vidu di dalam n genotype da g satu repres

engan satu him oneksinya. D arameter pas h dipertukarka

crossover kan dua keturu rbaik dapat di berikutnya. M melibatkan pem kromosom. H romosom sedi dihasilkan d knya. Ketika j keturunan m dalam popula baru telah sia uk berikutnya d

Pemilihan ac duk yang akan Gam gen dalam be mengaplikasikan ohon gen. Na nggunakan pr si. EP h asi saja karen tasi gen. Cross silang u erbaik, sedang balikan susunan uan yang sa dan mu r 5. m populasi dis an masing-ma entasi dari s mpunan kompo Dalam crosso angan rangk an untuk den dan mu unan. Selanjut isalinkan lang Mutasi dapat mbalikan bebe Hal ini mem ikit berbeda dari “perkawin

jumlah rangka menyamai jum

asi induk, popu ap untuk men dan populasi in ak dilakukan p n dikombinasik mbar 6. Algorit entuk nnya amun roses anya na ia sover untuk gkan n bit ama. utasi sebut asing suatu onen over, kaian ngan utasi. tnya, sung juga erapa mbuat dari nan” aian-mlah ulasi njadi nduk pada kan. C S b p r b d a R g i s s r s p P m l r tma pengevolu C. Konsep Evo Sejauh ini, berdasarkan p paling umum rangkaian dapa beberapa cara y digital, teknik adalah repr Representasi in gerbang yan nterkoneksinya suatu konfigu selanjutnya reconfigurable sederhana algo perangkat keras Gambar 7. Pada GA mendefinisikan atihan yang be rangkaian, dan usian perangkat olusi Hardwar mekanisme ada EA dan digunakan ad at direpresenta yang berbeda. U yang paling u resentasi le ni berisi penje ng akan d a. Ini kemudia urasi bilanga diaplikasik device sepert oritma untuk s ditampilkan p Konsep evolu ini, pera n sekelompok erisi pemetaan n secara otoma t keras. re adaptasi EH algoritma yan dalah GA. Sua

asikan ke dala Untuk rangkai umum digunak evel gerban elasan mengen digunakan d an dikodekan an biner yan kan kepa ti FPGA. Seca mengevolusik pada Gambar 6 si hardware. ancang cuku k vektor-vekt input dan outp atis algoritma i 7 HW ng atu am ian kan ng. nai dan ke ng ada ara kan 6. up tor put ini

(8)

akan m rangkaiannya merepresenta secara acak. dievaluasi dikombinasik baru dan dih lebih baik da serangkaian layak (fitte sebagaimana padanya. Pr Gambar 7. membutuhka adalah evalu dengan kom melibatkan rangkaian karena dev dispesifikasik D. Mekanism Masih ada b yakni masih evolusi mengevolusi mengevolusi Mengevolusi kemungkinan fatal bagi h yang dievalu Dengan kata sebagai pend perilaku har menyelesaikan a. Satu asikan rangka Tingkah laku dan ran kan untuk men harapkan menja ari pendahuluny iterasi, rangk est) akan a spesifikasi aw roses ini da Bagia an komputasi uasi setiap rang mputasi nilai f pemasukan dan penghitu iasi dari ou kan. me Evolusi Ha beda pendapa adanya ketid pada har kan ran kan perila ikan hardwa nnya karena hardware itu uasi adalah p a lain, EHW dekatan evolusi rdware dan perancan populasi y aian dibangki u setiap rangk ngkaian ter ndapatkan gen adi rangkaian y ya. Setelah me kaian yang pa bertingkah wal yang diber apat dilihat p

an yang sa di dalam gkaian atau dis

fitness. Proses data ke se ungan kesal utput yang t ardware t mengenai E ak yakinan pr rdware y ngkaian aku rangka re sangat k akan berdam sendiri, sehin erilaku rangka dapat dipand i dalam meran bukan meran Gambar 8. M ngan yang itkan kaian rbaik erasi yang elalui aling laku rikan pada angat GA sebut s ini etiap ahan telah EHW roses yakni atau aian. kecil mpak ngga aian. dang cang cang h p r i E l E e m h i d d a d s d l P T m a m p m t m D i Mekanisme evol hardware seca perancang h rangkaian yang a akan diaplika EHW dapat di okasi simulas EHW ekstrin evolusi pada memasukkan hardware pad ntrinsik langsu di dalam hard digunakan untu atau dengan dikonfigurasi s setiap generasi dengan mengev line EHW (OF Proses ini dipre

V. Telah disingg menggabungka akan memun menarik yakni padahal merek masing-masing telah di-hardw menariknya ? Dalam suatu p a selesai diran lusi EHW [7]. ara langsung. O harus menge

g tepat pada lin asikan. ikategorikan b si, ekstrinsik nsik mensimu a software konfigurasi da setiap g ung melakukan dware yakni s uk merekonfig kata lain, sebanyak jumla . Mode ini da volusikan hard FL) dan on-lin esentasikan pad SELF-ORGA HARDWARE gung pada B an teknologi nculkan isu-is mengapa har ka telah mem g dan sudah b ware-kan. La perancangan ra ncang dan kem

Oleh karena it etahui perilak ngkunga dima berdasarkan pa dan instrinsi ulasikan pros dan han terbaik kepa generasi. EH n proses evolu etiap kromoso gurasi hardwa hardware ak ah populasi pa apat juga diseb dware secara of ne EHW (ONL da Gambar 8. ANIZING E agian I bahw JST dan EH su baru yan rus digabungk mpunyai doma anyak JST yan lu dimana s angkaian setel mudian ditransf 8 tu, ku ana ada ik. ses nya ada HW usi om are kan ada but off-L). wa HW ng kan ain ng isi lah fer

(9)

9

ke bentuk hardware-nya, ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. Bila pada suatu ketika paska produksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut, dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila produk tersebut dalam bentuk Application Specific Integrated Circuits (ASICs). EHW memberikan satu solusi untuk mengatasi permasalahan tersebut khususnya untuk produk-produk paska produksi dan salah satu diantaranya adalah produk-produk rangkaian berbasiskan pada JST. Oleh karena itu konsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware. Namun untuk menggabungkan kedua teknologi tersebut agar menjadi SOHW yang saling melengkapi, diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana konsep evolusi hardware selaras dengan evolusi JST pada fase pelatihan dan fase pengenalan.

A. Karakteristik JST ART1 dan EHW 1) ART1. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespon perubahan lingkungannya dengan dinamis dengan cara memodifikasi bobotbobot sambungannya, arsitekturnya atau aturan pembelajarannya. JST melakukan respon dengan melakukan perubahan topologi dengan menambah atau mengurangi cluster kategori pola yang dipelajarinya dengan mekanisme winner-takes-all. Proses perubahan topologi ini dilakukan secara otomatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan self-organizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pola yang dikenalnya.

Pada fase pengenalan, JST ART melakukan proses pengenalan pola secara langsung atau on-line dan bila ada pola baru yang belum pernah ia kenal, pola tersebut akan “dipaksakan” masuk ke dalam salah satu kategori yang telah dikenalnya. Oleh karena itu pada fase pengenalan, nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pola yang tipis. Dalam aplikasi kritis

perbedaan pola yang tipis ini dapat berdampak fatal bagi proses selanjutnya. Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pola input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pola tersebut. Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini.

2) EHW. Pada dasarnya karakteristik utama EHW adalah “kecerdasannya” dalam merespon perubahan lingkungan dengan cara memodifikasi arsitektur dan perilakunya secara mandiri dengan mengadopsi konsep evolusi alami atau evolvable. Dengan kemampuannya dalam berevolusi ini rangkaian berbasis EHW dapat direkonfigurasi berulang kali yang pada akhirnya akan diperoleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum proses pembangunan rangkaian dimulai.

Sebagaimana disampaikan pada Bagian IV, bagian yang sangat membutuhkan komputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperoleh nilai fitness. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkomunikasi dengan requirement pada level yang lebih tinggi. Oleh karena itu diperlukan modifikasi algoritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-ouput yang lebih sederhana untuk meminimalkan waktu dalam proses evolusi di dalam EHW.

B. Cara Kerja SOHW

Dengan memanfaatkan karakteristik kedua teknologi tersebut di atas, SOHW dapat ditinjau dari dua perspektif yakni evolusi penuh dan evolusi tidak penuh dengan kelebihan dan kekurangan masing-masing. 1) Evolusi Tidak Penuh. Pada perspektif evolusi tidak penuh, ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan. Pada fase pelatihan, ART1 akan melakukan proses pengenalan pola dan mengelompokkannya ke dalam cluster yang berbeda berdasarkan karakteristik pola-pola

(10)

10

tersebut. Setelah fase pelatihan selesai, dilakukan ekstraksi pemetaan input-output ART1 dan selanjutnya dikirimkan ke GA untuk melakukan proses sintesa rangkaian. Setelah rangkaian terbaik diperoleh, konfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware.

Gambar 9. Mode evolusi tidak penuh SOHW.

Pada fase pengenalan, bila ART1 memperoleh pola input yang belum pernah dikenalnya maka ART1 harus melakukan

proses pembelajaran ulang untuk membentuk cluster baru untuk pola tersebut. Peta input-output yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan konfigurasi bit baru. Konfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. Proses yang sama akan berulang bila ditemukan pola baru. Persyaratan utama di sini adalah parameter vigilance ߩ harus diatur sama dengan 1. Mekanisme ini lebih menekankan pada mode operasi EHW off-line atau ekstrinsik karena evolusi dilakukan dengan bantuan software dan hanya keturunan dengan konfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Proses ini dipresentasikan pada Gambar 9.

Gambar 10. (a) Algoritma ART1m.

2) Evolusi Penuh. Pada mekanisme ini, ART1 dan EHW melakukan proses evolusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian

(11)

11

terbaik. Perbedaan penting dengan mekanisme evolusi penuh adalah pada fase pengenalan hanya EHW yang melakukan proses evolusi untuk merekonfigurasi rangkaiannya menyesuaikan dengan pola baru yang belum dikenal pada fase pelatihan. Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya.

Agar mekanisme SOHW ini dapat dicapai, digunakan algoritma ART1 yang telah dimodifikasi oleh [12] menjadi ART1m atau ART1-modified sebagaimana ditampilkan pada Gambar 10(a). Mekanisme evolusi tidak penuh ini menampilkan mode operasi EHW on-line atau instrinsik dimana evolusi disimulasikan langsung pada hardware, artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. Proses ini ditampilkan pada Gambar 10(b).

Gambar 10. (b) Mode evolusi penuh SOHW.

C. Keterbatasan

Adaptasi on-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika beroperasi pada lingkungan nyata. Di samping itu, adaptasi on-line juga merupakan proses incremental sehingga EHW harus mampu menyimpan informasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang proses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevolusikan rangkaian. Hal ini disebut juga dengan stability-plasticity dilemma, permasalahan yang pernah dihadapi JST sebelum ditemukannya ART.

Dengan keterbatasan tersebut, proses evolusi hardware pada umumnya dilakukan secara off-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya. Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diproduksinya atau lingkungan fisik dimana ia dievolusikan secara on-line.

VI. KESIMPULAN

Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknologi JST dan EHW. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evolusi secara on-line. Adaptasi on-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. Agar EHW mampu melakukan adaptasi secara on-line, permasalahan stability-plasticity atau ketidak mampuan menyimpan informasi rangkaian sebelumnya harus diatasi terlebih dulu. Salah satu cara yang dapat dilakukan adalah mengadopsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metode-metode tertentu.

(12)

12

Referensi

[1] Busque, Martin, and Parizeau, Marc, A

Comparison of Fuzzy ARTMAP and Multilayer Perceptron for Handwritten Digit Recognition, 31

October 1997, Computer Vision and Systems Laboratory Universit e Laval, Sainte-Foy (Quebec), Canada.

[2] Carpenter, Gail A., and Grossberg, Stephen, A Massively Parallel Architecture for a Self-Organizing Neural Pattern Recognition Machine,

Computer Vision, Graphics, and Image Processing,1987, Volume 37, pp.54-115.

[3] Fausset, Laurene, Fundamentals of Neural

Networks: Architectures, Algorithms and Applications, Prentice-Hall, New Jersey, USA,

1994, pp. 226-229.

[4] Gordon, Timothy W., and Bentley, Peter J., On

Evolvable Hardware, download tanggal 5

Desember 2006, pukul 13.28 WIB.

[5] Haykin, Simon, “Neural Networks: A Comprehensive Foundation”, IEEE Computer

Society Press, USA, 1994.

[6] Iba, Hitoshi; Iwata, Masaya and Higuchi, Tetsuya, Gate-level Evolvable Hardware: Empirical Study and Application, Evolutionary

Algorithms in Engineering Applications, pp.259-276, Springer-Verlag, 1997.

[7] Kim, Jin Hyung, “Neural Networks Introduction”, CS679 Lecture Notes, Computer Science Department, KAIS, Korea, 2003.

[8] Lindsey, Clark S., Neural Networks in

Hardware: Architectures, Products and Applications, http://www.particle.kth.se/~lindsey/ HardwareNNWCourse/home.html, download

tanggal 24 Nopember 2006, pukul 16.15 WIB. [9] Pérez-Uribe, Andrés and E. Sanchez, FPGA Implementation of an Adaptable-Size Neural Network, Proceeding of Sixth International

Conference on Artificial Neural Networks, 1996,

pp. 382-388, Springer-Verlag.

[10] Pérez-Uribe, Andrés and Sanchez, E., “Neural network structure optimization through online hardware evolution,” Proceedings of the World

Congress on Neural Networks (WCNN’96), 1996,

San Diego, CA, pp. 1041–1044.

[11] Schurmann, Felix; Steffen Hohmann; Johannes Schemmel, and Karlheinz Meier, Towards an Artificial Neural Network Framework,

Proceedings of the 2002 NASA/DOD Conference on Evolvable Hardware (EH’02), 2002.

[12] Serrano-Gotarredona, Teresa and Linares-Barrancon, Bernabé, A Modified ART1 Algorithms more suitable for VLSI Implementations, Neural Networks, 13 November 1995.

[13] Sipper M., Goeke M, Mange D., Stauffer A., Sanchez E., and Tomassini M., The firefly machine: Online evolware, Proceeding 1997 IEEE

Conference Evolutionary Computation (ICEC’97).

1997, Piscataway, NJ: IEEE, pp. 181–186.

[14] Trimberger S., Field Programmable Gate

Arrays, Kluwer Academic, Norwell, Mass., USA,

1992.

[15] Torresen, Jim, Evolvable Hardware as a New

Computer Architecture, http://folk.uio.no/jimtoer/ ssgrr2002_2.pdf, download tanggal 4 Desember 2006, jam 15.36 WIB.

[16] Yao, X., Evolving Artificial Neural Networks, Proceedings of the IEEE, 7(9):1423-1447, September 1999.

[17] Yao, Xin and Higuchi, Tetsuya, Promises and Challenges of Evolvable Hardware, IEEE

Transactions on Systems, Man, and Cybernetics— Part C: Applications and Reviews, Vol. 29, No. 1,

February 1999.

[18] Zhu, J. and Shutton, Peter, FPGA

Implementations of Neural Networks – a Survey of a Decade of Progress, http://cat.inist.fr/ ?aModele=afficheN&cpsidt=15509745, download tanggal 4 Desember 2006, jam 15.35 WIB.

Arwin D.W. Sumari meraih gelar S-1 dari Teknik Elektro, Institut Teknologi Bandung (ITB), Bandung, Indonesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Komputer di Sekolah Teknik Elektro dan Informatika (STEI), ITB, Bandung.

Dia juga seorang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU), Yogyakarta, Indonesia tahun 1991 dengan pangkat terakhir Mayor Elektronika (Lek). Saat ini berdinas di AAU sebagai Dosen di Departemen Elektronika (Deplek) setelah sebelumnya menangani Full Mission Simulator F-16A di Lanud Iswahjudi, Magetan, Jawa Timur antara tahun 1998-2005.

Mayor Lek Arwin pernah menjadi In Plant Team Leader dan Software Engineer Simulator F-16A di Thomson Training and Simulation Ltd. (TT&SL), Crawley, United Kingdom pada tahun 1996-1997. Dia memegang beberapa kualifikasi Simulator F-16A untuk System Administrator (SA), Flight Simulator Maintenance Engineer (FSME), Flight Simulator Instructor (FSI) dan Visual Database Modeling Engineer (VDBM). Dia juga pernah menjadi anggota Himpunan Ahli Intelejensia Artifisial Indonesia (HAIAI) pada tahun 1996. Mayor Lek Arwin D.W. Sumari dapat dihubungi melalui alamat email

[email protected] dan

[email protected] atau kunjungi situs pada alamat http://arwin91.tripod.com dan