THE DESIGNING OF ARCHITECTURE AND ALGORITHM
FROM ARCHITECTURAL MODEL OF NETWORK
COHERENT CONNECTIONS USING SYNDEX CAD 7.0.2
Suciaty Endangsih, Dr. Eri Prasetyo Wibowo
Undergraduate Program, Faculty of Industrial Engineering, 2010
Gunadarma University
http://www.gunadarma.ac.id
Key Word : algorithm design; architectural connection; coherent network; SYNDEX CAD 7.0.2
ABSTRACT :
Along with developments in the field of technologyone such as machine vision camera system
that has higher performance, memory and storage space bigger then needed a camera system with
special specification SPSI. Hence in 2004 Paul Stravers research design a multiprocessor
architecture model of the connection between coherent network. In this thesis, author create and
discusses how the algorithm and architecture design of the architectural design model of
inter-network connections resulting in a coherent form of le script m4 program which then can be used
in chip manufacturing. For algorithm and architecture dsigning software author uses CAD
SynDEx 7.0.2.
DESAIN RANCANGAN ALGORITMA DAN
ARSITEKTUR DARI MODEL ARS ITEKTUR
KONEKSI ANTAR JARINGAN KOHEREN
MENGGUNAKAN SYNDEX 7.0.2 CAD
Suciaty Endangsih, 50405687
Mahasiswa Sarjana Strata Satu (S1)
Jurusan Teknik Informatika, Fakultas Teknologi Industri
Universitas Gunadarma
uchie
[email protected] A b s t r a c t— Seiring dengan perkembangan teknologi salahs a t u n y a p a d a b i d a n g m e s i n v i s i s e p e r t i s y s t e m k a m e r a yang m emilik i perform a yang s emak in tinggi, m emori dan tempat penyimpanan yang semakin besar maka dibutuhkan system kamera dengan spesifikasi khusus. Dengan ini pada tahun 2004 Paul Stravers melakukan penelitian suatu model rancangan multiprosesor arsitektur koneksi antar jaringan koheren. Pada skripsi ini, penulis membuat dan membahas bagaimana rancangan algoritma dan arsitektur dari model rancangan arsitektur koneksi antar jaringan koheren sehingga menghasilkan skrip program berupa file m4 yang selanjutnya dapat digunakan dalam pembuatan chip. Untuk perancanagan algoritma dan arsitektur penulis menggunakan perangkat lunak SynDEx 7.0.2 CAD.
Kata Kunci : Algoritma, Arsitektur, Arsitektur Koneksi Antar Jaringan Koheren, Syndex 7.0.2 CAD
I . P E N D A H U L U A N
Berdasarkan model Arsitektur Koneksi Antar Jaringan Ko-heren Strav penulis membuat rancangan algoritma dan arsi-
tektur dengan menggunakan bantuan perangkat lunak Syn- D E x 7 . 0 . 2 C A D y a n g k e l u a r a n n y a b e r u p a s k r i p h a s i l d a r i hunbungan antara algoritma dan arsitektur dari rancangan tersebut yang telah degenerate. Penulis membuat rancangan algoritma yang didalamnya terdapat router yang berfungsi untuk membagi data kepada 8 prosesor elemen serta menjadi tempat komunikasi antara prosesor elemen tersebut, proses pengolahan data pada prosesor elemen, serta register yang berfungsi untuk menyatukan data pada memori. Sedangkan perancangan arsitektur terdiri dari rancangan media transmisi, arsitektur pada setiap prosesor elemen dan arsitektur utama untuk proses lainnya selain prosesor elemen. Pada rancangan ini ketika ada data maka data akan langsung diteruskan ke dalam router. Didalam router dilakukan pengecekan status dari prosesor elemen, data dibagikan kepada prosesor elemen yang memi li ki s ta tus s iap m ene ri ma dat a, d ibe rik an d ela y y a ng berbeda untuk pengiriman data dari router kedalam prose-
sor elemen agar tidak terjadi kemacetan dalam pengiriman
data , did ala m pro seso r el em en da ta d io lah d an d ik irimka n kedalam register, setelah prosesor elemen selesai memproses data maka prosesor elemen memberikan staus siap menerima data ke bagian router, kemudian didalam register data yang telah diproses oleh tiap prosesor elemen disatukan kembali dan selanjutnya dikirim ke dalam memori. Setelah membuat rancangan algoritma dan arsitektur dilakukan adequation untuk mencari kecocokan antara algoritma dan arsitektur, setelah berhasil di-adequation maka tahap selanjutnya adalah mengge-nerate code yang akan menghasilkan skrip program berupa file m4 dan m4x. Dari skrip program inilah yang pada penelitian berikutnya dapat diimplementasikan untuk pembuatan chip.
I I . R U M U S A N M A S A L A H
Membuat rancangan algoritma dan arsitektur dari model rancangan Strav untuk dapat memproses data dengan jumlah yang besa r da lam wak tu ya ng si ngk at de ngan has il a khir berupa file m4 dan m4x.
I I I . T I N J A U A N P U S T A K A
Prosesor adalah Sebuah Integrated Circuit yang mengon-trol keseluruhan jalannya sebuah sistem komputer. Prosesor digunakan sebagai pusat atau otak dari komputer yang ber-fungsi untuk melakukan perhitungan dan menjalankan tugas. Pengolahan paralel adalah metode komputasi yang membagi beban kedalam beberapa bagian kecil sub proses komputasi dimana sub komputasi dijalankan pada prosesor yang berbeda secara bersamaan dan saling berinteraksi satu dengan yang lain untuk menyelesaikan masalah komputasi. Multiprosesor adalah sistem komputer dengan dua atau lebih CPU identik yang me mbag i akses sec ar a penu h kepad a comm on R AM (Shared Memory Multi processor). Berdasarkan paradigmanya multiprosesor terbagi atas dua katagori yaitu synchronous dan asynchronous. Pada synchronous multiprosesor penjadualan proses ( yang ada dalam ready queue ) dilakukan secara independent oleh masing - masing prosesor. Sedangkan
asyn-chronous multiprosesor disebut juga dengan Master Slave Multi Processor. Master Processor bertugas untuk menjadual-kan dan mengalokasimenjadual-kan proses yang amenjadual-kan dijalanmenjadual-kan oleh Slave Processors. Master Processor melakukan pekerjaan yang
berhubungan dengan System, CPU lainnya (Slave) melayani user requests. Aplikasi real time yaitu aplikasi yang memi-liki dibatasi oleh rentang waktu dan memimemi-liki tenggat waktu (deadline) yang jelas dengan respon yang cepat danketepatan pelaksanaan instruksi / tugas. Pada pembuatan rancangan ini penulis menggunakan bantuan perangkat lunak SynDex 7.0.2 yang merupakan perangkat lunak system CAD yang dapat diperoleh secara bebas yang telah dikembangkan di Rocquen-court INRIA, Perancis. SynDEx mendukung AAA metodologi (Adequation Algorithme Architecture) untuk proses pendistri-busian. Tujuan adequation, (yang dalam bahasa Prancis yang berarti efisiensi pencocokan) adalah untuk mencari penco-cokan yang terbaik antara algoritma dan sebuah arsitektur. Optimasi AAA heuristik yang heterogen menangani arsitektur dan komunikasi antar prosesor.
I V . P E R A N C A N G A N D A N I M P L E M E N T A S I Menjelaskan bagaimana pengimplementasian rancangan al-goritma dan arsitektur dari model Arsitektur Koneksi Antar Jaringan Strav menggunakan perangkat lunak SynDEx 7..0.2 CAD.
elemen dan menyalurkan data dari memori kedalam prosesor elemen. Pada blok ini mendapat masukan dari prosesor elemen yaitu berupa data yang menginformasikan status dari tiap-tiap prosesor elemen. Status tersebut terbagi menjadi 2 kondisi yaitu prosesor elemen siapa menerima data dan prosesor elemen sedang memproses data. Bila ada prosesor elemen memberikan status siap menerima data maka blok ini akan langsung menyalurkan data dari memori ke dalam prosesor elemen tersebut. Namun bila status prosesor elemen sedang memproses data maka blok ini akan mencari prosesor elemen lain yang sedang menganggur untuk diberikan data.
Fig. 3 . R out er k ondis i P 8 = 0 dan p 8 = 1
Fig. 1 . M ode l A rsit ektu r K on eksi An tar Ja ringa n K oh er en ( Str av 2 00 4)
A . A L G O R I T M A R A N C A N G A N P R O S E S O R E L E M E N
Fi g . 2 . G Al g o ri t m a R an c an g an P r os e so r E l e m e n
Blok masukan terdiri dari 2 bagian yaitu masukan berupa i m a g e d an ma s u ka n ya n g b e r as a l d ar i me m o r i. M as uk a n berupa image memiliki prioritas utama maka masukan ini langsung disalurkan ke prosesor elemen untuk diproses. Se-dangkan masukan dari memori harus masuk terlebih dahulu kedalam blok router dan delay untuk menunggu giliran di- proses oleh prosesor elemen yang siap menerima data. Blok router berfungsi untuk mengecek status dari setiap prosesor
Blok delay berfungsi untuk memberikan waktu jeda pengi-riman data dari blok router ke blok prosesor elemen agar data
tersebut tidak masuk kedalam prosesor elemen secara bersa-maan. Hal ini dilakukan untuk mencegah terjadinya tabrakan pengiriman data. Pada blok ini terdapat 8 delay yang dise-suaikan dengan jumlah dari prosesor elemen. Blok prosesor elemen berfungsi untuk memproses data dan menyalurkannya kedalam register. Pada rancangan ini terdapat dua masukan yaitu masukan data berupa image dan masukan data dari me-mori, kedua masukan ini akan digabungkan didalam prosesor elemen yang selanjutnya akan diproses. Setelah data diproses maka data tersebut akan disalurkan ke dalam register. Blok ini juga meberikan informasi status dari setiap prosesor elemen yang akan diberikan ke dalam blok router untuk meminta data.
Fi g . 4 . A lg o r it m a P ro s e so r E l e m e n
Blok register merupakan tempat sementara data dikumpul-kan dan disatudikumpul-kan dari setiap keluaran prosesor elemen sebe-lum data yang telah lengkap disimpan pada memori tetap yang bersifat non-volatil. Pada dasar register merupakan bagian dari memori yang digunakan sebagai penyimpanan sementara yang bersifat volatil. Pada blok ini terdapat operasi penjumlahan yang berfungsi untuk menggabungkan data yang sebelumnya
dibagi untuk diproses oleh 8 prosesor elemen.
F i g . 5 . A l g o r i t m a R e g i s t e r
Blok keluaran adalah merupakan memori utama dimana data yang berupa gambar akan disimpan, memori ini bersifat non-volatil.
B . A R S I T E K T U R R A N C A N G A N P R O S E S O R P A R A L E L
Fig. 6. Arsitektur R ancangan P rosesor P aralel
Blok operator merupakan blok dimana algoritma ditem-patkan pada sebuah rancangan arsitektur untuk menghasilkan kode dalam bentuk file m4. Blok media komunikasi sebagai media penghubung untuk berkomunikasi antar operator arsi-tektur yang telah ditambahkan algoritma. Arsiarsi-tektur utama me-rupakan tempat dimana operator dan media komunikasi berada untuk dapat saling berhubungan melakukan komunikasi.
F i g . 7 . A r s i t e k t u r U t a m a
V . G R U P O P E R A S I
Untuk dapat berhubungan arsitektur dengan algoritma atau dengan kata lain menempatkan algoritma yang telah dibuat ke model arsitektur yang dirancang maka diperlukan suatu grup operasi.
Fig. 8. Algoritma Utama dengan T ambahan Grup Opeasroperasi
V I . S I M U L A S I P E N J A D W A L A N
Simulasi penjadwalan menampilkan tahap-tahap proses dari rancangan algoritma dan arsitektur yang telah dibuat. Warna kuning yang menandakan algoritma interupsi, warna hijau sebagai algoritma pendahulu/predecessors dan media komu-nikasi pendahulu dan warna merah sebagai algoritma ha-sil/sucessors dan media komunikasi hasil.
F i g . 9 . S i m u l a s i P e n j a d w a l a n P E 4 c o l o r
V I I . P E M B U A T A N K O D E D A R I R A N C A N G A N Pembuatan kode (m4 dan m4x) dengan cara melakukan generate code merupakan hasil akhir dari penulisan ini yang akan digunakan dalam pembuatan chip dengan cara melakukan konversi ke bahasa VHDL untuk pembuatan Multi- Processor System on Chip (MPSOC).
V I I I . K E S I M P U L A N D A N S A R A N
A . K E S I MP U LA N
Berdasarkan dari penilitian ini menghasilkan sebuah aplikasi berupa desain rancangan algoritma dan arsitektur dari model rancangan arsitektur koneksi antar jaringan koheren Strav yang dapat dilakukan adequation sehingga terlihat simulasi penjadwalan dari rancangan arsitektur starv ini, dilihat dari simulasi penjadwalan rancangan arsitektur strav ini memiliki operasi yang banyak karena pada algoritma terdapat banyak proses, dari algoritma juga dapat dilihat bahwa pembagian data dari memori ke seluruh prosesor elemen diataur oleh router, pembagian data tersebut dilakukan sesuai dengan per-mintaan setiap prosesor elemen sehingga mencegah terjadinya kemacetan data dari memori ke prosesor elemen. Aplikasi ini juga dapat degenerate sehingga menghasilkan kode program
berupa FIle m4 dan m4x. Hasil kode program ini dapat digu-nakan untuk penelitian selanjutnya untuk dikonversi ke dalam bahasa VHDL (Very high speed integrated circuit Hardware Description Language) yang selanjutnya dapat diaplikasikan pada suatu chip prosesor.
B. SARAN
Pada rancangan prosesor elemen ini dikhususkan hanya untuk penyimpanan data yang berukuran besar saja, diharap-kan pada penelitian berikutnya ditambahdiharap-kan beragam fungsi lainnya yang dapat dikerjakan prosesor elemen. Hasil keluran dari rancangan algoritma dan arsitektur ini berupa file m4 dan m4x, diharapkan pada penelitian berikutnya file - file ini dapat dikonfersikan kedalam bahasa VHDL sehingga dapat diim-plementasikan menggunakan FPGA yang selanjutnya dapat diaplikasikan pada sebuah chip prosesor.
RE F E R E N C E S [ 1 ] A . M . d . L . D . A d e M e l a n i . Multiprosesor. http :// bebas.vlsm.org/v06/Kuliah/SistemOperasi/2004/53/bahan-3.9.pdf, 2004. [ 2 ] B e b a s - v l s m . Sistem Operasi. http ://be-bas.vlsm.org/v06/Kuliah/SistemOperasi/2004/51/ produk/ SistemOperasi/ c310.html, 2004.
[ 3 ] Iltiro. Pengertian dan Perkembangan Prosesor. http :// ill-torro.blogspot.com, 2009.
[ 4 ] J. H. Jos van Eij nd hoven, J. Nagesw ar an, P . Stravers, and A. Terechko. Cache Coherent Heterogenous Multiprocessing As Basis For Streaming Applications. 2007.
[ 5 ] M. G. C. L. C. M. Y. S. C. S. Julien Forget, Christophe Gensoul. S y n D E x v 7 U s e r M a n u a l , 2009.
[ 6 ] J . - F . N EZ A N , M . RA U LET , and O . D EF O RG ES . I nt eg r at i on Of MPEG-4 Video Tools Onto Multi-DSP Architectures Using Avsyndex Fast Prototyping Methodology. 2007.
[ 7 ] A . A . P u tr a . P r o s e s o r P ar a l e l . 2 0 0 9 .
