SoC(System-on-Chip * )
*
Sometimes, Called
“System-on-a-Chip
”Emphasizing Monolithic Nature of SoC
산업계 수요와 설계 생산성의 Gap(Design Productivity Gap) *1
• 지금까지 보아 온 것처럼 수많은 미세 회로가 한 Chip에 들어 있는 집적회로가 설계되고 제조되도록 50년 가까이 반도체 산업계에 지배적 역할을 해 온 것이 Moore의 법칙이다 (따라서 Moore의 법칙을 “Iron Law*2”라고 부르는 사람도 있다)
. Moore’s Law와 더불어 여러가지 관련 기술(설계/소자/공정/장비)의 진보가 오늘날의 반도체 산업을 이끌어 온 조력자(Enabler)의 역할을 해 왔다
• “설계 생산성의 간극(Design Productivity Gap*1)”
. 미세화의 정도가 0.35 ~ 0.25 μm 이던 시기인 1990년대 중반부터 설계의 생산성이 반도체
산업계의 새로운 수요 (양적인 수요가 아닌 질적인 필요)를 충족시키지 못하는 현상이 나타나기 시작하였는데, 이를 “Design Productivity Gap”
이라고 부른다
. “새로운 수요”라 함은 전자기기의 기능의 다양화를 의미하며, 설계의 생산성이라 함은 이러한 다양화를 충족시키기 위한 새로운 제품의 개발을 의미한다
. 2000년대 초부터 ITRS도 이러한 Gap에 대해 언급하기 시작하였으며, 이를 다음과 같이 표현하였다
“The Number of Available Transistors Growing Faster than the Ability to Meaningfully Design them.” (Manufacturability)
“The Gap Impacts IC Product Value, Placing at Risk Foundry Amortization, ROI(Return-on-Investment) for Supplier Industries, and indeed the Entire Semiconductor Investment Cycle.”
. 이러한 설계 생산성의 간극을 다른 용어로 표현한 사례도 있는데, 더욱 더 절실하게 “생산성의 위기 (Productivity Crisis)*2”라고까지 하였다 . 이러한 간극의 배경에는 기능의 다양화뿐 아니라, 이미 시장에 출시된 제품의 상품 가치의 존속 수명(Life Cycle)이 짧아진 것이라고 표현할 수도 있지만 근본적으로는 시장에서 소비자가 요구하는 기능의 다양화의 정도와 그 속도가 빨라진 것이 그 원인이라고 봐야 할 것이다
. 따라서, 제품 세대 별 개발의 주기가 점점 빨라지는 현상이 나타나게 되는데, 이렇게 시장의 수요에 부응하여 개발 및 생산의 주기를 표현하는 용어가 “Time-to-Market(제품화 소요 기간)”이다
. 특히, 반도체 산업은 Time-to-Market의 중요성이 더더욱 강조되는 속성을 가지는 산업이다
Sources: *1ITRS 2001 Edition, *2Winning the SOC Revolution, G. Martin, H. Chang
Figure Evolution of Semiconductor Industry and the Enablers
Moore’s Law Technology Evolution Enablers of Ever-Increasing Density of ICs
+
SoC의 정의와 구동력
• SoC(System-on-Chip or System-on-a-Chip)의 정의*
. “A Complex IC that Integrates the Major Functional Elements of a Complete End-Product into a Single Chip or a Chipset”
(주요한 기능들이 모여 하나의 온전한 기능을 가진 제품으로 만들어져 한 Chip이나 Chip Set로 집적된 결과물)
. 통상적으로 SoC에는 적어도 하나의 다기능 연산자(Programmable Processor)나 소기능 연산자(Programmable Controller)가 집적되어야 하며, 정보 저장이나 명령 저장을 위해 기억 소자*2 기능, 그 외 다른 부가 기능들이 같은 Chip (혹은, Chip Set)에 집적되어야 한다
*2 이를“Embedded” Memory”라고 부른다 . 단일 Chip에 집적된 다기능 System은 다음과 같은 다양한 기능을 포함한다 . Logic (Processor or Controller) . Memories (SRAM, ROM, EPROM, FeRAM, MRAM, DRAM, etc.) . Analog or Mixed Signal (RF) . Optoelectronic Function . MEMS
• SoC의 구동력;
1) 복합화(Convergence)
2) 고집적화(High Density Requirement)
3) IP*에 대한 접근성과 재생성(Accessibility to & Reusabilities of IPs)
* IP(Intellectual Property): 특허 등 기업이나 개인이 소유한 지적 재산권을 의미하는 용어이나, SoC에서는 System을 구성하는데 필요한 개별 기능을 가진 Block(Functional Block)을 뜻한다
* Source: Grant Martin, Henry Chang “Winning the SoC Revolution - Experience in Real Design,” Kluwer Academic Publishers, 2003, p2
System (Module) with Multi-Functions (Several Monolithic Chips)
Monolithic Chip or Chipset with Multi-Functions (Drivers)
. Convergence of Functions . Denser System Requirement . Design IP Reusability
Figure Driving Trends/Requirements of SoC
SoC(단일 Chip이나 Chip Set에 집적된 다기능 System)의 예 (1) – Baseband Chip
Figure Baseband Chip & Blocks of 2G Cellular Phone on a Single Printed Circuit Board Baseband Chip + Control Elementsonto a Single Silicon Substrate (Monolithic IC) Discrete ICs
RF . RISC Control Processor . Digital Signal Processor
. Signal Processing Elements (e.g. Voice) . Memory (with Memory Interface) . Other Peripherals
Resistors Analog Power
Control
ARM720T-BasedGMS30C7201 for Hand-held Applications . Chip Size: 9.37 X 9.37 mm2
. Gate Count: 500K Gates
. Application: Data Terminals, PDA, CNS, Web Phone, etc.
LCD Memory VGA Memory
PLLs Audio
DAC
ADC
ARM720T Core
DSP UARTs IrDA
LCD Controller VGA Controller
PCMCIA RTC USB
PMU
DMA
KBD BUS Controller
SDRAMController
INTC
RAMDAC Timer
Figure Application Processor Integrated into a Chip by SoC
* EML; Embedded Memory Logic or MML,; Merged Memory Logic
• Density: 100K Gates Logic
• Memory: 1.5MB, x128b DRAM
• Chip Size: 13.2mm x 13.1mm
• Operation: 3.3V, 100MHz, 160Pins
• Density: 200K Gates Logic
• Memory: 24MB, x64b DRAM
• Chip Size: 15.8mm x 15.8mm
• Operation: 3.3V, 50MHz, 208Pins
• Density: 100K Logic Gates
• Memory: 512MB, x1Mb EDO DRAM
• Chip Size: 7.07mmx 6.01mm
DAC (10bit)
Logic SRAM (32x24)
1M DRAM 1M DRAM
1M DRAM 1M DRAM
Figure Graphic Controller by SoC Figure MPEG2 Decoder by SoC Figure LCD Display Controller by SoC
• 통상적으로 SoC에는 하나 이상의 연산자와 기억소자 Block이 집적되므로, 연산자와 기억소자는 SoC에 집적되어야 할 기본 기능 중의 하나이다 . 따라서, SoC는 넓은 의미의 “EML(Embedded Memory Logic); 논리소자와 기억소자가 한 Chip에 집적되어 있는 것)이라고 볼 수 있다
. SoC에 들어 있는 기억소자의 종류에 따라, EML은 EDL(Embedded DRAM Logic), EFL(Embedded Flash Logic), 등으로 부르기도 한다
SoC(단일 Chip이나 Chip Set에 집적된 다기능 System)의 예 (2) - EML
• CMOS Sensor 는 전가적 요소와 광학적 요소 등의 이질적(Heterogeneous) 기능이 혼합된 SoC의 좋은 예이며, 전기적인 기능만을 놓고 보더라도 Sensor Block뿐만 아니라 AD Converter, Noise Filter, Timing Controller 등 다양한 기능이 한 Chip에 집적된 초기 SoC의 전형적인 예이다 . Electronics (Sensing Device + Readout Device) + Optics (Micro Lenses + Color Filters)
Figure Heterogeneous Components in CMOS Sensor Resulting in SoC Image Sensor (SoC)
Light Electron Read-out
Devices
Optics
Photo Detector
Unit Pixel Microlens Color Filter
Electronics
Figure Electronics Portion of CMOS Image Sensor - SoC Line Buffer
Horizontal Select Pixel Array
ADC Block DRAM
Controller USB Controller
DRAM
Row Driver
Noise Filter Timing
&
Control Register
CMOS Image Sensor
DSP
SoC(단일 Chip이나 Chip Set에 집적된 다기능 System)의 예 (3) – CMOS Sensor
• 집적공정 기술의 현 주소
. 최대 수십억 개의 소자가 한 Chip에 집적되는 시대(GSI)이지만, 설계/소자/공정/시험기술이 반드시 따라 주어야 한다
. 특히, 개개의 기능을 가진 여러 개의 Block들을 한 Chip으로 모아 놓은 SoC의 경우에는 각 기능들이 한 Chip에 복합되어 있으므로 SoC 내에서 각 Block이 개별적으로 기능할 수 있도록 설계/소자/공정/시험 기술의 검증이 이루어져야 한다
또 다른 집적회로의 혁신 - SoC
Manufacturability (Processing)
Test Methodology Specifications (Marketability) System Design Challenge
Complexity of Design
Design Cost
&
Time Trade-off
Figure SoC가 내재하고 있는 요소들
• SoC는 집적회로 구성의 혁신적 방법이임에 틀림없지만 많은 문제점과 함께 도전 과제를 안고 있다 1) 회로 설계 측면
. 설계의 복잡성으로 인한 비용(Cost)과 시간(Time)
짧은 제품화 소요 기간(Time-to-Market)과 고집적 요구(Higher Gate Count) 대비 회로 설계의 복잡성(Complexity)과 비용 증가의 문제 . 검증의 문제 (Co-Design/Co-Verification of Hardware + Software)
SoC는 통상적인 집적 회로 설계에 대한 설계 검증에 이은 제품 검증의 문제가 아니라 Hardware와 Software를 동시에 하나의 System으로 설계 하고 검증하는 것이므로 일반적인 회로에 대한 설계와 검증보다 훨씬 더 까다롭고 어려운 문제
(실제로 기능에 대한 검증 시간이 전체 설계 시간의 50-70% 정도를 차지한다 e.g. Processors/DSP + Embedded Memories) 2) 시험(Test) 측면
. 이종의 Chip(기능)에 대한 시험의 문제
이를 시험 효율(Testability)이라 하며 이를 해결하기 위한 접근 방법으로 설계 시부터 효율적인 시험을 할 수 있는 논리*(Algorithm)를 개발해야 한다
* Design-in Testability, BIST(Built-in Self-Testability) 등으로 표현
• IP(Intellectual Property) 소유권의 문제
. 이러한 어려움을 해결하기 위해서 자연스럽게 도입한 방법이 “PnP” (Plug-&-Play) 기법으로서, 기존의 이미 검증된 개별 기능의 Chip 설계를 활용하여 SoC를 구성하는 방법이다
. 그러나, 이것은 회사 간 지적 재산 소유권의 문제를 유발하게 되어 현실적인 어려움에 봉착하게 된다
. 따라서, SoC가 활성화되기 위해서는 IP 소유권의 문제가 해소되는 것이 전제가 되어야 하므로 난관에 봉착하게 됨
• 공정 비용의 증가와 수율의 문제
IP의 문제가 해결 되더라도 여전히 낮은 수율의 문제, 단순 공정 비용의 증가의 문제 등이 해결되어야 한다
SoC를 위해 극복해야 할 문제점
• 우측 그림은 DRAM과 Logic Chip을 결합한 SoC(EDL)를 구성할 때 필요한 공정 수의 변화와 Chip 크기의 변화를 나타낸 개념도이다
. 그림에서 보는 것처럼 실제로 이들 개별 기능 Block을 하나의 Chip으로 구성한 SoC를 집적하는 경우, 처음 예상한 것과는 달리 공정 수의 증가 (그림에서
D
N으로 나타냄,D
NP = NPEDL - NPD ) 물론 Chip 크기(D
x,또는 면적)가 증가하는 결과를 가져오게 되고 이는 곧 공정 비용의 증가로 직결된다[NPEDL] > [NPD, NPL], [AEDL] > [AD, AL]
NPEDL; EDL의 공정 수, NPD;DRAM Chip 의 공정 수, NPL; Logic Chip의 공정 수 AEDL; EDL의 Chip 면적, AD; DRAM Chip의 면적, AL; Logic Chip의 면적
[공정 비용] ∝ [Chip 크기] x [공정 수]
. 이는 Logic Chip과 기억 소자 공정의 일반적인 이질성(Inhogeniety) 때문이다 (순수한 Logic Chip에는 기억 소자와는 달리 Cell이 없다)
Die Size, y Logic
DRAM EDL
NP DNP
Figure SoC EDL을 집적할 때 필요한 공정 수 변화와 Chip 크기 변화를 나타낸 개념도
SoC를 위해 극복해야 할 문제점 (계속) – 단순 공정 비용 증가의 문제 (기술적 문제)
• 수율(Yield)*의 문제는 개별 기능의 Chip에서는 순수하게 기술적인 문제이지만, SoC를 구성하는데 있어서는 확률의 문제가 복합되어 나타난다 . 현실적으로 어떤 기능의 IC Chip이라도 수율이 100%가 되는 것은 거의 기대할 수 없다 (이것은 본질적으로 기술 수준의 문제이기도 하다) . 이렇게 수율이 100%가 될 수 없는 개별 기능의 Chip들이 한 Chip에 집적된 SoC는 그 수율이 개별 기능의 Chip보다 결코 높아질 수 없는 확률의 문제를 내재하게 된다
(예를 들어, 일반적으로 ‘90%의 수율’을 보이는 제품이 있다면, 그 제품의 수율은 결코 나쁜 것이 아니나, 90%의 수율을 보이는 두 개의 기능(Chip)이 하나로 집적된 SoC에서는 확률적 으로 81%(= 90% X 90%)의 수율을 기대할 수 밖에 없을 것이고, SoC에서 집적되는 기능의 수가 많으면 많을수록 SoC의 수율은 확률적으로 더욱 줄어들 수 밖에 없는 상황이 된다)
. 즉, 우측 그림처럼 서로 다른 기능의 4개의 Chip의 수율을 각각 YA,YB,YC, Y4라하면이 네 가지
의 기능이 한 Chip으로 합쳐진 SoC의 수율, YFinal 은 아래와 같이 표현되고 그수율이현저하게
낮아질수밖에없으며, 이것은제조비용의문제로직결될것이다
YFinal = Y1 · Y2 · Y3· Y4
. 일반적으로 N개의서로다른기능을가진 Block들이하나로합쳐진SoC의경우그수율은
아래와같이표현될것이다
YFinal = Y1 x Y2x Y3 ∙∙∙∙ x YN
*수율(Yield) = [산출량(Output)]/[투입량(Input)] x 100(%)
Block 1
Block 3
Block 4
Figure 네 종류의 서로 다른 기능을 가진 Block이 합쳐진 단일 Chip SoC
Block 2
SoC를 위해 극복해야 할 문제점 (계속) – 수율 저하의 문제 (확률의 문제)
• 시험 기술의 이질성
. 공정의 이질성뿐만 아니라 시험 기술 간의 이질성 또한 기술적으로 극복하기 어려운 문제이다
. 예를 들어 각종 Logic Chip 시험 기술이 모두 다른데 여러 종류의 Logic Chip이 합쳐진 SoC에서 각각의 기능을 시험하는 것은 매우 복잡한 과정을 거쳐야 하며, 따라서 소요 시간도 길어질 수 밖에 없으며, 기억 소자 시험 기술이 필요한 경우라면 그 시험은 장비(각종 관련 Hardware 포함)로 부터 시작하여 전혀 다른 속성을 가진다
. 따라서, SoC는 한 가지 Tester로 시험할 수 없는 상황이므로 장비 운용부터 소요 시간의 문제까지 제조/시험 비용을 낮추기 위해 극복해야 할 요소가 산적한 것이 현실이다
• 시험 소요 시간을 줄이기 위한 노력 (TTR; Test Time Reduction)
. 오늘날 미세화에 의한 대단위 소자의 집적회로는 시험 장비(ATE; Automated Test Equipment)에 대한 투자를 감당할 수 없는 지경에까지 이르렀다
. 따라서, 앞서 언급한 Design-in Testability나 BIST 등에 대한 고려 없이 SoC를 생각하는 것은 무모한 도전일 수 밖에 없으며, SoC 전용 시험 장비에 대한 개발을 생각하지 않을 수 없는 상황이다
. 또한 시험 기술에 있어서 Over-specification, Under-specification 등의 문제를 조화하지 않고서는 SoC를 생각할 수 없는 것이 현실이다
SoC를 위해 극복해야 할 문제점 (계속) – 시험 기술의 문제
Figure 네 종류의 서로 다른 기능을 가진 Block이 합쳐진 단일 Chip SoC에서의 시험 소요 시간
Block 1
Block 3
Block 4 Block 2
Test, t1 Test, t2
Test, t3
Test, t4 Start
Test
End Test
• IP(Intellectual Property)
. 일밤적으로는 특허나 설계 도면, 사용 권리 등 기업이나 개인이 소유한 지적 재산권을 의미하는 용어이나, SoC에서는 System을 구성하는데 필요 한 개별 기능을 가진 이미 검증된 설계 Block(Verified or Proven Functional Block)을 뜻한다
. SoC에서 IP가 주목을 받는 이유는 앞서 언급한 것처럼, 정의된 SoC에서 필요한 개별 기능의 Block들을 일일이 새로이 설계하고 검증하여 집어 넣는 비용과 시간의 문제를 해결해 줌으로써 SoC 개념의 타당성(설계 생산성 간극의 극복)을 세워주기 때문이다
. 따라서, SoC에서 언급하는 IP란 특정한 기능을 가진 설계 Block으로서 권리적으로나 기술적으로 언제든지 재사용이 가능한 대상을 의미하며, 이런 의미에서 흔히 “재사용 가능한(Reusable)” IP라고 부른다
. 권리적으로 가능하다는 것은 그 사용이 특허나 소유권 문제 등으로 제한을 받지 않아야 한다는 의미이고, 기술적으로 사용 가능하다는 것은 이미 검증 절차를 거쳐 기능을 다시 검증할 필요가 없다는 의미, 즉
“Reusable” = [Verified] + [Usable (at Anytime)]
. SoC는 이렇게 Reusable IP를 조합하여 설계 및 검증에 필요한 시간을 대폭 단축하고 개발 비용과 시간 측면에서 이점을 가질 수 있을 때에만 유용한 개발 수단이 될 수 있음에 유의하여야 한다
SoC를 위해 극복해야 할 문제점 (계속) – 재사용 가능한 IP 확보의 문제
Figure SoC with “Platform-Based” Design Enables Easy Repitition Platform-Based Design
Product A Product A’
Product A’’
