ReiJl,LUmJ - EPrints USM

- - - -

UNfVERSITI SAINS MALAYSIA

Peperiksaan Semester Pertama Sidang Aka . .dernik 1995/96 Oktober -1'Iovernber 1995

ERE 126 - ReiJl,LUmJ;uk Sistem VLSl Masa: [2 jam]

ARAHAN KEPADA CAL()N :

Sila pastikan babawa ken:as peperiksaan ini Jnengandungi 5 muka surat bercetak dan ItlMA

W

soalan sebelum anda :memulakan peperiksaan ini.

Jawab EMPAl~ (4) soalan.

Agihan markah bagi s()alan diberikan di sut sebel.ah kanan soalan berkenaap _{.' . ~. - -, .~'t ~ -.}- . ". . . . " .:' ... ..

Jawab semua soalan eli dalam Bahasa Malaysia ..

. .. 2/-

351

.. 2 ,- [EEE 326]

1.

VDD VDD VDD

ICMOS

_Logic

~ fCMoSl

~.-!

CMOS Logic

Vref

=

Sut1tlber Arus (Current Source)

!I

^{CS ]}

^1---

I I I

1

I

1-

M2

Suap--balik

" (F eed-back)

Di atas adalah organisasi logn" ,ATAU terda'ft'ai BiCMOS. Satu logik ATAU daripada logik CMOS didap;lti'di Dod kelnaran. Rekabentuk sato peDambab 64-bit menggunakan teknik logik ATAU terdawai BiCMOS ini.

Above is the organization o/BiCMOSwired-OR logic. A logical OR o/CMOS logic is obtained oJ the output node. Design a 64-bit adder utilizing this BiCOMS wired-OR logic techfl~que.

(100%)

... 3/ ..

·352

Keluaran (Output)

•

•

2.

··3 ... _{[EEE 326]}

Di atas adalab satu s.truktur raDgli~aiaD neural bersel 4:1.4: Kotak-kotak mewakili sel-sel dan talian mewakiKi sambuDg_n. Setiap sel i bagi CNN tersebut mempuoyai satu kedudluka.n Xi dan satu masuk~o u i. Pelepasan, sel ditakrifk.8n . oleh p~~r5:Jlf.IDaan kebezaao' tak lelurus,

dx.

d; - - x. + 1+

I .

A c.f(x .) + ! B c. Dc di mana N r(i) adalab

I cE N r( i ) ~.. cE N r (i)

set jiran-jiran te:rsambung terruasuk sel itu seodiri dan keluaran Y i

=

C(xd

=

0.5- (Ixj+lt '" IXi-ll) adilla.1l Jatu fURgsi tak lelurus bagi keadaan Xi- Bina latu senibina VLSI an;.1(;1t~ dan litar CMOS yang berkaitan bagi sistent CNN ini.

Above is the struc,ture of a 4x4 celhtku ,l'u!ura/ network. The boxes represent the cells and lines represent connections. Eael" ce.ll i of the CNNhas a state Xi and an input Uj.

The evolution G.f the cell is defined by the nonlinear differential equation,

. dx. 1

-at - -.

^{x. + I...}

1:

Ac·f(xc:) + I _{Bc'u c} where, Nr(i) is the set of

1 cE N r(i) cE N r(i)

connected neighbours including the cell itself and the uutput Yi = f(xJ = 0.5* ~Xi+

11 -

Ix;-l!) is a nonli1U~r jUnction .of state Xi. Develop an Analog VLSI architecture and related CMOS circuitry for this CMl s"l/stem.

(100%)

·.4/-

3.

4.

(i)

- 4, .,. [EEE 326]

Bincangkan tentang teklnik pendaraban 'Fast' dalam VLSI Inenggunakan talian p:ai.p g,r:!ombang. BalLndingkan talian paip gelombaog dengan talian paip yang lazim.

Discuss the techniqu(! oj Fast .muhiplication in T/LSl using wave-pipelining .. Com[Xlre wave pipelining with conventional pipelining,

(50%)

(ii) Rekabentuk litar-litar aUlS dillD blok-blok binaan bagi satu pendarab talian paip gelombang CMOS.

Design the' basic circuits and buikling blocks for a CMOS wave-pipelined multiplier.

(50%)

Apakab lapisan saling hublUiiUg tempatan? Dengan gam barajab- gambarajab belltangan tunjukkHD Iperbezaandalam teknik bentaogan di aotara saling htubung tempatalll da.n saling hubung logam bagi kes-kes berikut.

What i.v the local imerconnect (IJ) layer? With layout diagrams show the difference in layout technique between Uand metal interconnect for the following cases.

(i) Resapan .. n ke resapan ~j.

n .. diffusiolJ to P - diffusion.

(ii) Resapan ke masukan poUsilikon . . Diffusion ,to polysilicon input.

(iii) Pot 1/0 p~olisi.likoD daripi'tda resapan.

Polysilicon I/O portfrom dij}ilSion.

(20%)

. (20%)

(20010)

... 5/-

[EEE326]

Bineangkan tentaog kesan sal hlg hubung tempatan ke atas kualiti bentangan dan ke atas perlakulll elektrik.

Discll.ss the impact of L1 on Layout qualil;)J and on electrical perjorn,ance.

(40%)

5. Dalam rekabeotuk logik 'fuzzyt" IUledab sentroid bagi 'defuzzification' diberikan oleh

II

't* 2, J.t ^.,~ .. x •

• .... • I

C ^{--=~~ I-I} _D ^I I J1x i.l

di mana 0 mewakili bilangan S(!t-s~~t 'fuzzy', dan J.t_{x •} dan Xi masing-

I

masing mewak:iH fuoISi ahli dan nilai sokong bagi set 'fuzzy' ke i.

Reubentuk satll Iitar 'derUZl~ificationt mod arus MOS berdasarkan hukum kuasa dua modular. Lulds gambarajah-gambarajab litar MOS dan tunjukkan semlla terbitan.

In fuzzy logic design the centroid lnethod of dejuzzijication is given by, n

I _{J.t x} .x.

C - - n ^{i-l i 1} where^p n represents the number of fuzzy sets, and J.t_{x .} and Xi

I J.tx ¹

i-I

represents the membership junction and

the

support

value

of

the jth fUzzy set respectively. Design a modular squ,7re .. .[aw based MOS current mode de.fuzzification· circuit. Draw MC)S Circuit diagrams and show all derivations.

(100%)

OOiQ()oOO

350 ·