• Tidak ada hasil yang ditemukan

V ss merupakan tegangan minimum yang ada di sistem

Bisa bernilai negatif. Akan

digunakanV

ss

=0V

◮

V

DD

adalah tegangan suplai.

Nilai tegangan: +5V, +3.3V

atau 1.2V. Akan digunakan

V

DD

=5V

Sistem Logika Positif

◮

Level tegangan untukV0

,max

(threshold maksimal)

danV

1,min

(threshold minimal) tergantung dari

teknologi implementasi

◮ Nilai tegangan antaraVss -V0,max−→logika 0 (low, L)

◮ Nilai tegangan antaraV1,min-VDD−→logika 1 (high, H)

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Masalah Noise dan Rugi Parasitik

◮ Menggunakan 2 threshold:

◮ threshold tinggi dan threshold rendah. Ada

zona unspecified ◮ rentan dengan noise,

interferensi, rugi-rugi parasitic saat transmisi

◮ Solusi: menambahthreshold output

VOL<VILdanVOH >VOL

◮ Disiplin: komponen mematuhi spesifikasi noise margin yang mencukupi untuk

mengantisipasi noise, sehingga level tegangan tidak terganggu

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Parameter Elektrik IC TTL

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Parameter Elektrik IC TTL

◮ VIH- tegangan masukan logika tinggi (high)

VIH: nilai tegangan masukan minimum yang diperlukan untuk logika 1 (TINGGI). Tegangan masukan yang di bawah nilai ini tidak dapat dianggap sebagai logika 1 oleh rangkaian.

◮ VIL- tegangan masukan logika rendah (low)

VIL: nilai tegangan masukan maksimum yang diperlukan untuk logika 0 (RENDAH). Tegangan masukan yang di atas nilai ini tidak dapat dianggap sebagai logika 0 oleh rangkaian.

◮ VOH - tegangan keluaran logika tinggi (high)

VOH: snilai tegangan keluaran minimum yang diberikan oleh rangkaian untuk logika 1 (TINGGI). Tegangan keluaran minimum ini telah dijamin oleh pembuat IC TTL.

◮ VOL- tegangan keluaran logika rendah (low)

VOL:s nilai tegangan keluaran maksimum yang diberikan oleh rangkaian untuk logika 0 (TINGGI). Tegangan keluaran maksimum ini telah dijamin oleh pembuat IC TTL.

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Noise Margin

◮ Menyatakan selisih besar tegangan threshold

◮ menunjukkan besarnya noise yang masih bisa ditoleransi oleh rangkaian sehingga rangkaian masih bisa beroperasi dengan benar

◮ Nilainya menentukan ketahanan rangkaian terhadap noise

◮ Noise Margin

◮ Logika 0:noise margin(low) =VIL−VOL

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Contoh

◮ Tentukan besarnya noise maksimum yang dapat ditoleransi saat logika 0 dan logika 1

Parameter Maksimal (V) Tipikal(V) Maksimal (V)

VOH 2,4 3,4

VOL 0,2 0,4

VIH 2,0

VIL 0,8

◮ besar noise maksimal logika 1:

noise margin(H) = VOH−VIH

= 2,4V−2,0V =0,4V

◮ besar noise maksimal logika 0: noise margin(L) = VIL−VOL

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Bahasan

IC TTL Standar Seri 7400

Karakteristik Umum IC TTL

IC TTL untuk Gerbang Logika Dasar

Desain Rangkaian dengan IC TTL

Tinjauan Praktikal Implementasi

Abstraksi Digital

Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi

Asumsi #4: Jalur Transmisi adalah Konduktor

Sempurna

Kebutuhan Sumber Daya

Ringkasan

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Arus Source dan Arus Sink

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Level Beban Statis

◮ Asumsi: Arus untuk mensuplai komponen mencukupi tanpa mengganggu level logika

◮ Ditentukan oleh rangkaian internal di komponen (resistansi output seri)

◮ Static load: arus yang mengalir saat beban dihubungkan ke output rangkaian

◮ Static berarti hanya melihat beban saat nilai sinyal tidak berubah

◮ Masukan high: komponen input mensuplai (source) arus ke beban

◮ Masukan low: komponen menerima (sink) arus dari beban

◮ Disiplin: rangkaian tidak overload, membatasi fanout untuk memenuhi konstrain beban statis

◮ Manufaktur menyediakan karakteristik load statis (IOH,IOL, IIH danIIL)

◮ Desainer memastikan fanout (jumlah input yang dapat didrive oleh suatu output) tidak mempengaruhi level logika

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Karakteristik beban statis

Diberikan: Arus input: komponen

sbg load

Arus output: komponen sbg driver

Nilai arus: negatif (arus keluar dari terminal), positif (arus masuk ke terminal)

◮ Tiap keluaran terminal dapat source/sink arus 24mAdan beban masukan 5µA, sehingga dapat mendrive 24mA/5µA=4800 masukan

◮ Namun, untuk logika high tegangan keluaran turun 2.2V dan untuk logika low tegangan naik menjadi 0.55V

◮ Noise margin hanya menjadi 0.2V untuk logika high dan 0.25V untuk logika low

◮ Agar noise margin tetap 0.4V, arus keluaran dibatasi 12mA, sehingga fanout maksimal 2400 masukan

Rangkaian TTL Standar @2017,Eko Didik Widianto ( di-dik@live.undip.ac.id) IC TTL Standar Seri 7400 Tinjauan Praktikal Implementasi Abstraksi Digital Asumsi #1: Level Tegangan Logika

Asumsi #2: Arus Beban Statis

Asumsi #3: Beban Kapasitif dan Delay Propagasi Asumsi #4: Jalur Transmisi adalah Konduktor Sempurna Kebutuhan Sumber Daya

Ringkasan Lisensi

Contoh

◮

Spesifikasi elektrik beban statis IC TTL

Parameter 74LS 74ALS 74F

IIH 20µA 20µA 20µA

IIL −0,4mA −0,1mA −0,6mA

IOH −0,4mA −0,4mA −1mA

IOL 8mA 8mA 20mA

◮

Jika keluaran gerbang NAND 74ALS00 dihubungkan

Unduh sekarang "TSK205 Kuliah 8 Rangka..."

Garis besar

Dokumen terkait