FLIP-FLOP
2
TUJUAN :
Setelah mempelajari bab ini mahasiswa diharapkan mampu :
¾Menjelaskan rangkaian dasar SR-FF dan SR-FF dengan gate
¾Membandingkan operasi dari rangkaian D Latch dan D-FF menggunakan timing diagram
¾Menguraikan perbedaan antara pulse-triggered dan edge-triggered flip-flop
¾Menjelaskan operasi rangkaian Master Slave JK-FF
¾Membuat Toggle FF dan D-FF dari JK-FF dan SR-FF
¾Menjelaskan operasi sinkron dan asinkron dari JK-FF dan D-FF menggunakan timing diagram
ed2 2
SR-FLIP-FLOP
merupakan singkatan dari Set & Reset Flip-flop Dibentuk dari dua buah NAND gate atau NOR gate
Operasinya disebut transparent latch, karena bagian outputnya
akan merespon input dengan cara mengunci nilai input yang diberikan (latch) atau mengingat input tersebut.
S R Q Qn PRESENT
INPUT
PRESENT OUTPUT
Out put
S
R Q’
Q
Cross-NAND SR Flip-Flop
S R Q Qn
PRESENT INPUT
PRESENT OUTPUT
NEXT OUTPUT
Reset
Set
Persamaan Next State SR-FF
)
ed2 4
PRESENT OUTPUT
NEXT OUTPUT
Q (t) Q (t+∆) S (t) R (t)
0 0 0 d
0 1 1 0
1 0 0 1
1 1 d 0
NILAI EKSITASI
Tabel Eksitasi dari SR-FF
S
R
Q
Q’
T iming Diagram sebuah SR-FF
Diketahui :
timing diagram dari input S dan R pada sebuah SR-FF adalah seperti di bawah. Gambarkan timing diagram outputnya.
S
ed2 6
Gat ed SR-FF
Rangkaian SR-FF yang diberi input tambahan : Gate Gate berfungsi mengontrol output dari SR-FF
Gate/Clock merupakan rangkaian sinyal kontinyu
Merupakan SR-FF sinkron (karena nilai output berubah sesuai dengan peng-aktifan input gate-nya).
S
R
Q’
Q Gate
enable
G S R Q Q' COMMENT
0 0 0 Q Q' Hold
0 0 1 Q Q' Hold
0 1 0 Q Q' Hold
0 1 1 Q Q' Hold
1 0 0 Q Q' Hold
1 0 1 0 1 Reset
1 1 0 1 0 Set
1 1 1 0 0 Unused
Gate disable
Gate enable
Tabel Fungsi dari Gated SR-FF
Ti mi ng Di agr am Gat ed SR-FF
S
ed2 8
Sinyal Clock
Positive-edge Transition (PET)
Negative-edge Transition (NET)
Clock 1
Clock 2
Posit ive-edge t ransit ion : saat clock berpindah dari 0 ke 1
Negat ive-edge t ransit ion : saat clock berpindah dari 1 ke 0
Flip-Flop ber clock
Q
Q’ CLK Q
Q’ CLK
Positive-edge trigger
Cl ocked SR-FF
Q
Q’ CLK S
R
S R CLK OUT
0 0 Hold
0 1 0
1 0 1
1 1 unused
S
R
Q CLK
S R CLK OUT
0 0 Hold
0 1 0
1 0 1
1 1 unused
Posit ive-edge t riggered SR-FF
S
R
CLK
Negat ive-edge t riggered SR-FF
Q
Q’ CLK
S
Tabel State dari JK-FF
PRESENT OUTPUT
PRESENT INPUT
Toggle
Comment
Hold
Set
Reset
DIket ahui Æ Persamaan Next St at e SR-FF
Tabel Eksitasi dari JK-FF
)
PRESENT OUTPUT
NILAI EKSITASI
Jika : dan
Persamaan Next State JK-FF
(
t
)
J
(
t
)
Q
(
t
)
K
(
t
)
Q
(
t
)
ed2 12
MASTER-SLAVE JK-FF
S
R
Q
Q’
S
R
Q
Q’
J
K CLK
Master Slave
Q
Q’
1
2
3
4
Rangkaian Ekivalen MS JK-FF
If CLK=1, gate 1 & 2 enable Master ON
gate 3 & 4 disable Slave OFF input enable, output disable
If CLK=0, gate 1 & 2 disable Master OFF
J
K
Q
Q’
Simbol dari MS JK-FF CLK
CLK
Gate 1 & 2 enable; master loaded
Gate 1 & 2 disable; Gate 3 & 4 enable;
slave loaded from master Cycle repeats Timing diagram Clock
Positive-pulse triggered JK-FF
Timing diagram
K J CLK
ed2 14 Edge-t riggered JK-FF
J
K
Q
Q’ CLK CLK
J
K
Q
Q’ CLK CLK
(a) (b)
Simbol dari :
a) Positive-edge triggered JK-FF b) Negative-edge triggered JK-FF
CLK
= HIGH to LOW
Negative-edge (HIGH to LOW)
CLK
= LOW to HIGH
JK-FF dengan input-input ASINKRON
Konfigurasi pin Dual JK-FF
Q
Synchronous Reset H H l h L
ed2 16 Ti mi ng di agr am dar i 74LS76 negat i ve-edge t r i gger ed JK-FF
1
0 2 3
CLK’
S’D
R’D
J
K
Q
ed2 18
Latch Latch
1
Konfigurasi pin dari
Quad bistable D latch 7475
D-FF dengan INPUT ASINKRON
Konfigurasi pin
Dual positive-edge triggered D-FF
D-FF (7474)
D, CLK = input si nkr on (dat a, clock)
ed2 20
Tabel Eksitasi dari D-FF
PRESENT OUTPUT
NEXT OUTPUT
NILAI EKSITASI
Q(t) Q(t+∆) D(t)
0 0 0
0 1 1
1 0 0
1 1 1
Timing Diagram
CLK S’D
R’D D Q
AS SR SS AR SS AR
Persamaan Next State D-FF
)
(
)
(
t
D
t
D-FF dari SR-FF D-FF dari JK-FF
Q
Q’ CLK S
R D
CLK
Q
Q’ CLK J
RD
SD
1 1
K CLK
D
Timing diagram dari D-FF
D
ed2
T-FF * = Toggle Flip-flop
Tabel Eksitasi dari T-FF
PRESENT OUTPUT
Timing Diagram dari T-FF :
ed2 24
Analisa rangkaian
Prosedur meng-analisa rangkaian dengan Flip-f lop
a. Tent ukan persamaan logika kombinasional unt uk input -input
Flip-f lopnya :
input S dan R unt uk SR-FF, input J dan K unt uk JK-FF, input D unt uk D-FF dan input T unt uk T-FF
b. Unt uk SR-FF ÆTent ukan apakah S. R = 0
Cat at an : Jika S. R ≠ 0, prosedur harus dihent ikan.
c. Cari persamaan Next St at e dari Flip-f lop yang dicari :
Cont oh :
Carilah Tabel PS/ NS dan St at e Diagram unt uk rangkaian berikut ini :
ed2 26
SR-FF Tabel PS/ NS
)
000 001 010
011
Disain/Sintesa rangkaian
Prosedur mendisain rangkaian dengan Flip-f lop
1. Dengan menggunakan persamaan next st at e at au St at e Diagram yang diket ahui, buat lah t abel present st at e/ next st at e unt uk rangkaian yang akan dibangun.
2. Tambahkan kolom pasangan eksit asi dari masing-masing Flip-f lop yang akan digunakan.
3. Dengan menggunakan K-Map, carilah persamaan logika dari nilai eksit asi yang didapat
ed2 28
Cont oh :
Diket ahui sebuah St at e Diagram dari rangkaian sekuensial
dengan D-FF sepert i dibawah ini. Gambarkan bent uk rangkaiannya.
000
001 010
011
Tabel PS/ NS
Tabel PS/ NS dan Nilai Eksit asi dari D-FF
PO NO Eksitasi
Soal Lat ihan
1. Gambarkan bentuk gelombang output untuk beberapa jenis Flip-flop
di bawah ini, jika diketahui bentuk gelombang inputnya adalah sebagai berikut :
Q
Q’ J
RD K
2
Q
Q’ D
RD SD
3
Q
Q’ S
R
1
Q
Q’ S
R
4
‘1’
‘1’
‘1’ IN
PR
CLK
SD
IN
