Lanjutan. Rangkaian Logika. Gambar Rangkaian Logika

(1)

IX.

IX. RANGKAIAN LOGIKA KOMBINASIONAL

RANGKAIAN LOGIKA KOMBINASIONAL

A

A.. PENDAHULUANPENDAHULUAN

-- SuatuSuatu rangkaianrangkaian diklasifikasikandiklasifikasikan sebagai

sebagai kombinasionalkombinasional jikajika memilikimemiliki sifat

sifat yaituyaitu keluarannyakeluarannya ditentukanditentukan hanya

hanya oleholeh masukkanmasukkan eksternaleksternal sajasaja.. hanya

hanya oleholeh masukkanmasukkan eksternaleksternal sajasaja..

-- SuatuSuatu rangkaianrangkaian diklasifikasikandiklasifikasikan sequential

sequential jikajika iaia memilikimemiliki sifatsifat keluarannya

keluarannya ditentukanditentukan oleholeh tidaktidak hanya

hanya masukkanmasukkan eksternaleksternal tetapitetapi jugajuga oleh

(2)

Lanjutan…….

Rangkaian Logika

Kombinasional Sequential

Sinkron/Clock mode Asinkron

Fundamental Pulse mode Gambar Rangkaian Logika

(3)

MODEL RANGKAIAN KOMBINASIONAL

Rangkaian Logika Kombinasional (Komponen t₁ t₂ I₁ I₂ I F₁ F₂ F t₁ t₂ t Dengan Dengan :: F

F₁_{1 =}₌ FF₁₁ (I(I₁₁,, II₂₂,,……II_n_n ;; tt₁₁ == FF₁₁ setelahsetelah tt₁₁ F

F₂_{2 =}₌ FF₂₂ (I(I₁₁,, II₂₂,,……II_n_n ;; tt₂₂ == FF₂₂ setelahsetelah tt₂₂ --F

F_n_{n =}₌ FF_n_n (I(I₁₁,, II₂₂,,……II_n_n ;; tt_n_n == FF_n_n setelahsetelah tt_n_n (Komponen

tak ada Delay) t _n

(4)

Lanjutan ……..

F

F (( kapitalkapital )) == SinyalSinyal steadysteady statestate dengandengan asumsi

asumsi tidaktidak adaada delaydelay.. tt (( kecilkecil )) == SifatSifat dinamisdinamis daridari sinyalsinyal tt (( kecilkecil )) == SifatSifat dinamisdinamis daridari sinyalsinyal

yang

yang dapatdapat berubahberubah selamaselama interval

(5)

B. B. PROSEDUR PERANCANGAN

PROSEDUR PERANCANGAN

aa.. PokokPokok permasalahanpermasalahan sudahsudah ditentukanditentukan yaitu

yaitu jumlahjumlah inputinput yangyang dibutuhkandibutuhkan sertaserta jumlah

jumlah outputoutput yangyang tertentutertentu.. b

b.. SusunSusun kedalamkedalam tabeltabel kebenarankebenaran (Truth(Truth b

b.. SusunSusun kedalamkedalam tabeltabel kebenarankebenaran (Truth(Truth Table)

Table)..

cc.. KondisiKondisi don’tdon’t carecare dapatdapat diikutdiikut sertakansertakan apabila

(6)

C. C. DECODER

DECODER

Decoder

Decoder adalahadalah rangkaianrangkaian kombinasikombinasi yangyang akanakan memilih

memilih salahsalah satusatu keluarankeluaran sesuaisesuai dengandengan konfigurasi

konfigurasi inputinput.. DecoderDecoder memilikimemiliki nn inputinput dan

dan 22nn _output_output..

Blok

Blok DiagramDiagram DecoderDecoder.. Blok

Blok DiagramDiagram DecoderDecoder..

Decoder

n to 2

n I_O I₁ I_n Y_O Y₁ Y (2n-1₎

(7)

Lanjutan ……..

Untuk

Untuk DecoderDecoder 22 toto 44

Decoder

I_O _Y O

Decoder

n to 2

n I₁ Y₁ Y₂ Y₃

(8)

Lanjutan …….

Tabel

Tabel KebenaranKebenaran

II

_O_O

II

₁₁

Y

_O_O

Y

₁₁

Y

₂₂

Y

₃₃

O O

O 1

1 O

1 1

1 O O O

O 1 O O

O O 1 O

O O O 1

(9)

RANGKAIAN LOGIKA

I₀ _Y 0 Y₁ I₁ Y₁ Y₂ Y₃

(10)

Untuk

Untuk merancangmerancang rangkaianrangkaian kombinasionalkombinasional dapat

dapat digunakandigunakan DecoderDecoder dandan eksternaleksternal OROR gate

gate (rangkaian(rangkaian kombinasikombinasi nn -- inputinput dandan mm–– output

output dapatdapat diimplementasikandiimplementasikan dengandengan nn to

to 22nn _line_{line decoder}_{decoder dan}_{dan m}_{m –– OR}_{OR gate)}_gate)..

Contoh Contoh..

Implementasikan

Implementasikan suatusuatu FullFull AdderAdder dengandengan memakai

memakai DecoderDecoder dandan 22 gerbanggerbang OROR Jawab

Jawab :: Sum

Sum == AA _⊕_⊕ BB _⊕_⊕ CinCin == ΣΣ 11,,22,,44,,77 Carry

(11)

Lanjutan…..

Gambar

Gambar RangkaianRangkaian LogikaLogika

Cin Y₁ Y₀ Y₂ Sum Decoder 3 to 8 A B Y₃ Y₄ Y₅ Y₆ Y₇ Carry out

(12)

CONTOH PERANCANGAN DECODER

Rancang

Rancang BCDBCD toto DesimalDesimal DecoderDecoder untukuntuk mengubah

mengubah BCDBCD keke sevenseven segmentsegment ?? Catatan

Catatan :: SevenSeven SegmentSegment.. a d g b c f e

(13)

D. D. ENCODER

ENCODER

Encoder

Encoder adalahadalah rangkaianrangkaian kombinasikombinasi yangyang merupakan

merupakan kebalikankebalikan daridari DecoderDecoder yaituyaitu manghasilkan

manghasilkan outputoutput kodekode binerbiner yangyang berkorespondensi

berkorespondensi dengandengan nilainilai inputinput.. EncoderEncoder memiliki

memiliki 22nn _input_{input dan}_{dan n}_{n output}_output..

memiliki

memiliki 22nn _input_{input dan}_{dan n}_{n output}_output..

Tabel kebenaran Encoder 4 to 2 Tabel kebenaran Encoder 4 to 2

INPUT

INPUT OUTPUTOUTPUT II₀₀ II₁₁ II₂₂ II₃₃ X YX Y 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 X = II_{2 +}_{2 +}II₃₃ Y = II_{1 +}_{1 +}II₃₃

(14)

E. E. MULTIPLEXER ( MUX )

MULTIPLEXER ( MUX )

Blok

Blok DiagramDiagram LogikaLogika MuxMux..

Mux 0

1

Input Data Output

N x 1 n

A B

Input Data

(15)

PROSEDUR PERANCANGAN RANGKAIAN PROSEDUR PERANCANGAN RANGKAIAN

KOMBINASIONAL DENGAN MUX KOMBINASIONAL DENGAN MUX

1

1.. BuatBuat tabeltabel kebenarankebenaran sesuaisesuai dengandengan kondisikondisi input

input dandan outputoutput sertaserta nomornomor MintermnyaMintermnya.. 2

2.. SalahSalah satusatu variabelvariabel inputinput digunakandigunakan sebagaisebagai Data

Data dandan sisanyasisanya daridari variabelvariabel inputinput sebagaisebagai address/selector

address/selector.. 3

3.. BuatBuat tabeltabel ImplementasiImplementasi dandan lingkarilingkari nomornomor 3

3.. BuatBuat tabeltabel ImplementasiImplementasi dandan lingkarilingkari nomornomor Mintermnya

Mintermnya yangyang sesuaisesuai dengandengan outputnyaoutputnya.. 4

4.. JikaJika 22 MintermnyaMintermnya dalamdalam satusatu kolomkolom dilingkari,

dilingkari, makamaka inputinput MuxMux adalahadalah 11 dandan sebaliknya

sebaliknya inputinput MuxMux adalahadalah berlogikaberlogika 00 5

5.. JikaJika nomornomor MintermnyaMintermnya hanyahanya dilingkaridilingkari padapada salah

salah satusatu barisbaris dalamdalam kolomkolom yangyang sama,sama, makamaka input

input MuxMux akanakan berlogikaberlogika sesuaisesuai dengandengan barisbaris persamaan

(16)

Contoh Contoh !!

Implementasikan

Implementasikan F(ABC)F(ABC) == ΣΣ11,,33,,55,,66 dengan

dengan MuxMux ((44xx 11)).. Jawab Jawab:: Tabel Kebenaran. Tabel Kebenaran. Minterm Minterm I N P U TI N P U T O U T P U T O U T P U T Minterm Minterm A B C A B C FF 0 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0

(17)

Lanjutan………

Catatan

Catatan..

Input

Input Variabel

Variabel A

A diambil

diambil sebagai

sebagai data

data

sedangkan

sedangkan B

B dan

dan C

C sebagai

sebagai address

address..

Tabel Implementasi.

II

₀₀

II

₁₁

II

₂₂

II

₃₃

A

0

1

0

1

1 A

A

0

1

0

1

1 A

A

(18)

GAMBAR RANGKAIAN LOGIKA GAMBAR RANGKAIAN LOGIKA

Mux I₀ I₁ I A F 4 X 1 I₂ I₃ B _C A

(19)

F. F. DEMULTIPLEXER (DEMUX)

DEMULTIPLEXER (DEMUX)

Blok

Blok Diagram

Diagram Logika

Logika DEMUX

DEMUX

DEMUX I Y₀ Y₁ DEMUX 1 x (n + 1) I Input Select/addressA B Y₁ Y _n

(20)

X.

X. RANGKAIAN LOGIKA KOMBINASIONAL

RANGKAIAN LOGIKA KOMBINASIONAL

A

A.. ADDER

ADDER

Manipulasi matematika seperti

menjumlah,mengurang,mengali dan

membagi dapat dilakukan dengan

logika penjumlahan.

(21)

a.

HALF ADDER ( HA )

Tabel

Tabel kebenarankebenaran I N P U T

I N P U T O U T P U TO U T P U T

A

A BB S (Sum)S (Sum) C (Carry)C (Carry)

0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 0 Simbol

Simbol HalfHalf AdderAdder 1 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 HA A C B S Dimana : A B C S +

(22)

Lanjutan…….

Persamaan

Persamaan outputoutput Untuk

Untuk SumSum

1 1 0 0 A’ A’ B B B’ B’ S = AB’ + A’B = A S = AB’ + A’B = A ⊕⊕ BB Untuk Carry Untuk Carry C = AB C = AB 1 1 0 0 A’ A’ 0 0 1 1 A A 0 0 0 0 A’ A’ 1 1 0 0 A A B B B’ B’

(23)

Lanjutan ……..

Rangkaian

Rangkaian LogikaLogika A

S B

(24)

b.

FULL ADDER

Tabel

Tabel KebenaranKebenaran..

I N P U T

I N P U T O U T P U TO U T P U T A

A BB CinCin S (Sum)S (Sum) Co (Carry out)Co (Carry out)

0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 1 1 1 1

(25)

Lanjutan ……..

Simbol

Simbol FullFull AdderAdder

F A A B Cin S Co Cin _Co Cin A B Co S +

(26)

Persamaan Output (Metode Minterm)

S

S == A’B’CinA’B’Cin ++ ABCin’ABCin’ ++ AB’Cin’AB’Cin’ ++ ABCinABCin =

= A’A’ (B’Cin(B’Cin ++ BCin’)BCin’) ++ AA (B’Cin’(B’Cin’ ++ BCin)BCin) =

= A’A’ (B(B _⊕_⊕ Cin)Cin) ++ AA (B(B _⊕_⊕ Cin)’Cin)’ =

= AA ⊕⊕ BB ⊕⊕ CinCin Co

Co == A’BCinA’BCin ++ AB’CinAB’Cin ++ ABCin’ABCin’ +ABCin+ABCin =

= CinCin (A’B(A’B ++ AB’)AB’) ++ ABAB (Cin’(Cin’ ++ Cin)Cin) =

(27)

Gambar Rangkaian Logika

Cin

S

A B

(28)

Lanjutan ……..

Atau

HA Cin _S HA HA A B Co

(29)

B. B. SUBTRACTOR

SUBTRACTOR

Untuk

Untuk memahami

memahami azas

azas –– azas

azas rangkaian

rangkaian

pengurang

pengurang (subtractor)

(subtractor) kita

kita ikuti

ikuti aturan

aturan

pengurangan

pengurangan biner

biner sebagai

sebagai berikut

berikut ::

1 1.. Half

Half Subtractor

Subtractor (HS)

(HS)..

1 1.. Half

Half Subtractor

Subtractor (HS)

(HS)..

A

A –– B

B =

= D

D (Difference)

(Difference).. B

B (Borrow)

(Borrow)

0 0 –– 0

0 =

= 0

0

0 0 –– 1

1 =

= 1

1

1 1 –– 0

0 =

= 1

1

1 1 –– 1

1 =

= 0

0

dan Borrow 1

(30)

Lanjutan ……

Aturan

Aturan tersebut

tersebut kita

kita nyatakan

nyatakan dalam

dalam

tabel

tabel kebenaran

kebenaran..

I N P U T I N P U T O U T P U T O U T P U T I N P U T I N P U T O U T P U T O U T P U T A B A B DIDI BOBO 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 0 0 0 0 A B Bo DI +

(31)

Lanjutan ……

Simbol

Simbol Half

Half Subtractor

Subtractor (HS)

(HS)

HS

A DI

Persamaan

Persamaan output

output..

Untuk

DI

DI =

= A’B

A’B +

+ A’B

A’B =

= A

A +

+ B

B

Bo

Bo =

= A’

A’ B

B

(32)

RANGKAIAN LOGIKA HS

DI A B BO B

(33)

2. 2. FULL SUBTRACTOR

FULL SUBTRACTOR

Tabel

Tabel kebenaran

kebenaran

I N P U T

I N P U T O U T P U TO U T P U T A

A BB BO BO _(i)_(i) DIDI BO BO _(o)_(o) 0 0 00 00 00 00 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 1 A B BO BO _(i)_(i) BO BO _(o)_(o) DIDI

(34)

-Lanjutan ………

Lanjutan ………

Simbol

Simbol Full

Full Subtractor

Subtractor (FS)

(FS)

BO

_(i)

FS

A

B

DI

BO

_(o)

(35)

RANGKAIAN LOGIKA FULL SUBTRACTOR

DI BO _(i)

BO _(o) A

(36)

Lanjutan…….

Atau

HS BO _(i) DI HS HS A B BO (o)

(37)

C. C. COMPARATOR

COMPARATOR

Adalah

Adalah suatu

suatu rangkaian

rangkaian kombinasi

kombinasi yang

yang

berfungsi

berfungsi sebagai

sebagai pembanding

pembanding 2

2 variabel

variabel

dengan

dengan multi

multi bit

bit..

Gambar

Gambar Blok

Blok Diagram

Diagram Comparator

Comparator

Gambar

Gambar Blok

Blok Diagram

Diagram Comparator

Comparator

Comparator A>B A<B A=B A B

(38)

CONTOH.

Rancang

Rancang rangkaian

rangkaian kombinasi

kombinasi sebagai

sebagai

Comparator

Comparator untuk

untuk membandingkan

membandingkan A

A dan

dan

B

B yang

yang terdiri

terdiri dari

dari 1

1 bit

bit..

Jawab

Jawab..

Jawab

Jawab..

Tabel

Tabel kebenaran

kebenaran..

I N P U T I N P U T O U T P U TO U T P U T A B A B A > BA > B A < BA < B A = BA = B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 1 1

(39)