CS COMPUTER ORGANIZATION & ARCHITECTURE. bagian 1

(1)

CS2624 - COMPUTER

ORGANIZATION & ARCHITECTURE

(COA)

Rangkaian Sekuensial

(2)

Pokok Bahasan

• Pendahuluan

• Urutan Keadaan/State

• Sifat Rangkaian Sekuensial

Synchronous

– Synchronous – Asynchronous

• Model Rangkaian Sekuensial

– Moore – Mealy

• Finite State Machine (FSM)Finite State Machine (FSM)

• Sel Memori Dasar • Flip-Flop (FF)

(3)

Pendahuluan

• Apa beda rangkaian Sekuensial dengan rangkaian

Kombinasional ?

– Mempunyai memori (state)

– Status sekarang (Present State = Q_t) tidak hanya ditentukan oleh masukan (input) sekarang, tetapi juga oleh semua masukan ( p ) g p j g

sebelumnya (history)

– Status yang akan datang (Next State = Q_t+1) bergantung pada

masukan dan status sekarang

• Contoh rangkaian kombinasional: ALU, adder, decoder, MUX, dll • Contoh rangkaian sekuensial: CPU, Flip-flop, manusia (kondisi

besok tidak hanya tergantung pada kondisi saat ini, tapi dipengaruhi oleh kondisi besok)

dipengaruhi oleh kondisi besok)

)) t ( Q ), t ( X ( F ) t ( Z  )) ( ) ( ( ) (  ) ( ( ), ( )) (t G X t Q t Q  

(4)

Urutan Keadaan/State

Urutan naik (up) sederhana dalam biner yang menunjukkan Present State (PS) dan Next State (NS):

Urutan naik/turun (up/down) 2 arah dalam biner yang menunjukkan PS dan NS ditentukan oleh nilai X:

Urutan naik/turun (up/down) 2 arah ( ) dalam biner yang menghasilkan output X pada state 111 y g g (tanpa ( syarat):

Urutan naik/turun (up/down) 2 arah dalam biner yang menghasilkan output X pada state 111 jika

input = X (ada syaratnya):

20100328 #4

(5)

Sifat Rangkaian Sekuensial

Sif t

• Sifat:

– Sinkron:

• Berjalan secara serentak atau bersama-sama

• Clock-nya hanya satu (terpusat)

– Asinkron:

• Berjalan sendiri-sendiri

j

• Desentralisasi

(6)

Desain

Synchronous

Desain

Synchronous

• Menggunakan Clock untuk meng-sinkronkan semua operasi

Flip-Flop (FF), register, dan counter pada sistem

Semua perubahan terjadi secara langsung mengikuti perubahan clock – Semua perubahan terjadi secara langsung mengikuti perubahan clock – Periode clock harus cukup sehingga semua perubahan FF, register,

dan counter memiliki waktu yang cukup untuk menstabilkan statusnya

sebelum clock berubah ke keadaan selanjutnya

• Typical design: Control section + Data Section

(7)

Prinsip Mendesain

Synchronous

Prinsip Mendesain

Synchronous

M t d

• Metoda

– Semua input clock ke flip-flop, register, counter, dll,

digerakkan secara langsung dari clock sistem atau dari digerakkan secara langsung dari clock sistem atau dari

clock yang di-AND-kan dengan kontrol sinyal

• Hasil

Hasil

– Semua state berubah secara langsung mengikuti

perubahan sinyal clock dalam keadaan active edgey

• Keuntungan

– Semua switching transients, switching noise, dll. terdapat g g p

di antara clock pulse -> tidak saling mendahului – Tidak memiliki efek terhadap performansi sistem

(8)

Desain

Asynchronous

Desain

Asynchronous

Kerugian • Kerugian – Lebih sulit – Masalah

• Race conditions: final state tergantung urutan perubahan variabel • Dapat terjadi hazard

– Diperlukan teknik khusus untuk mendesain agar kondisi race dan

h d t hi d i

hazard terhindari

• Keuntungan = kerugian dari desain synchronous

– Pada desain high-speed synchronous delay propagasi pada wiringPada desain high speed synchronous delay propagasi pada wiring sangat signifikan

• Sinyal clock harus hati-hati di-rute-kan sehingga dapat menjangkau semua perangkat pada waktu yang sama

perangkat pada waktu yang sama

– Input tidak sinkron dengan clock

• Perlu sinkronisasi

– Dalam keadaan terburuk siklus clock didefinisikan oleh delay

(9)

Model Rangkaian Sekuensial

(1)

Urutan state:

  

Model rangkaiannya:

  

rangkaiannya:

(10)

Model Rangkaian Sekuensial

(2)

Urutan state:

  

rangkaiannya:

Model:

•Moore •Mealy 20100328 #10 COA/Endro Ariyanto/

(11)

Model Rangkaian Sekuensial

Moore

(1)

• Output hanya tergantung Present State (PS)

PS = Present State PS = Present State NS = Next State IP = Input OP = Output OP = Output •PS ditentukan oleh NS

•NS ditentukan oleh Input dan PSNS ditentukan oleh Input dan PS

(12)

Model Rangkaian Sekuensial

Moore

(2)

Urutan state:

  

rangkaiannya: 20100328 #12 COA/Endro Ariyanto/

(13)

Model Rangkaian Sekuensial

Moore

(2)

Model Rangkaian Sekuensial

Moore

(2)

Output(Z) Combinational Network Inputs(X) Combinational Network State Register = Next State State(Q) Clock Network Register FF

• Next State dan Output diimplementasikan dengan rangkaian kombinasional

• Memory diimplementasikan dengan state register (misal Flip-flop)

X = x₁ x₂... x_n Q = Q₁ Q₂... Q_k )) t ( Q ( F ) t ( Z )) t ( Q ), t ( X ( G ) t ( Q   Z = z₁ z₂... z_m Z ( t )  F ( Q ( t ))

(14)

Model Rangkaian Sekuensial

Mealy

(1)

•PS ditentukan oleh NS

•NS ditentukan oleh Input dan PSNS ditentukan oleh Input dan PS

•Output ditentukan oleh Input dan PS

20100328 #14

(15)

Model Rangkaian Sekuensial

Mealy

(2)

Urutan state:

  

rangkaiannya:

(16)

Model Rangkaian Sekuensial

Mealy

(3)

Model Rangkaian Sekuensial

Mealy

(3)

(1) X input diubah ke nilai yang baru

(2) Setelah dela Z o tp t dan ne t state tampil sebagai o tp t di CN (2) Setelah delay, Z output dan next state tampil sebagai output di CN (3) Next State dihubungkan sebagai state register dan perubahan state

(17)

Cara untuk menggambarkan

State

Cara untuk menggambarkan

State

D

Fi it St t M

hi

(FSM)

– Dengan Finite State Machine (FSM)

• Jumlah state harus

berhingga/terbatas

(2

hingga 2

N

)

hingga 2

N

)

• Seperti Data Flow Diagram (DFD)

– Dengan Algorithmic State Machine (ASM)

S

ti Fl

h t

(18)

Finite State Machine (FSM)

(1)

Finite State Machine (FSM)

(1)

• Representasi FSM:

– Dengan Diagram Keadaan

g

– Dengan Tabel Transisi Keadaan

Dengan Hardware Description Language

– Dengan Hardware Description Language

• VHDL V il • Verilog • ABEL

(19)

Finite State Machine

(2)

•Notasi pada Diagram Keadaan: Terdapat 4 state (d, e, f, g)

Input/state map

untuk state e:

(20)

Finite State Machine

(3)

Contoh Diagram Keadaan dengan FSM: Contoh Hardware

Description Program: Description Program:

(21)

Urut-Urutan

Tabel

Uraian Tabel

Diagram

Fungsi

Operasi

Keadaan

Boolean

Tabel

Transisi

(22)

Sel Memori Dasar dengan

Set Dominant

(1)

Sel Memori Dasar dengan

Set-Dominant

(1)

K S t (S)

• Konsep Set (S):

Wire loop dengan delay

d 2 b h i t

Salah satu inverter di ti d

Tabel k b

dan 2 buah inverter diganti dengan

pengganti NAND untuk membuat input Set kebenaran gambar b input Set 20100328 #22 COA/Endro Ariyanto/

(23)

Sel Memori Dasar dengan

Set Dominant

(2) K S t (S) d R t (R)

Sel Memori Dasar dengan

Set-Dominant

(2)

• Konsep Set (S) dan Reset (R):

Tabel operasi:

• Inverter pada konsep Set diganti dengan NAND sehingga dihasilkan input untuk • Inverter pada konsep Set diganti dengan NAND, sehingga dihasilkan input untuk

Reset

• Kondisi Reset (Reset saja) = S’R

• Kondisi Reset Hold (reset dan hold) = S’R’ + S’R = S’ • Kondisi Reset Hold (reset dan hold) = S R + S R = S • Kondisi Set (set saja) = SR’+SR = S

(24)

Sel Memori Dasar dengan

Set Dominant

(3)

Sel Memori Dasar dengan

Set-Dominant

(3)

Reset Hold

Diagram keadaan:

Tabel transisi:

Simbol sel memori:

Reset state R t Reset Set Set state

State diagram Pengembangan _{Timing diagram} Set Hold g berdasarkan uraian tabel operasi Timing diagram g g state diagram 20100328 #24 COA/Endro Ariyanto/

(25)

Sel Memori Dasar dengan

Reset Dominant

(1) K S t (S) d R t (R)

Sel Memori Dasar dengan

Reset-Dominant

(1)

Tabel operasi:

• Inverter pada konsep Set diganti dengan NOR dan substitusinya • Inverter pada konsep Set diganti dengan NOR dan substitusinya • Kondisi Reset (Reset saja) = S’R + SR = R

• Kondisi Reset Hold (reset dan hold) = R + S’R’ = R+S’ K di i S t ( t j ) SR’

(26)

Sel Memori Dasar dengan

Reset Dominant

(2)

Sel Memori Dasar dengan

Reset-Dominant

(2)

Reset Hold

Diagram keadaan:

Tabel transisi:

Simbol sel memori:

Reset state R t Reset Set Set state

State diagram Pengembangan _{Timing diagram} Set Hold g berdasarkan uraian tabel operasi Timing diagram g g state diagram 20100328 #26 COA/Endro Ariyanto/

(27)

Gabungan Sel Memori Dasar dengan

Set

dan Reset-Dominant

(1)

(28)

Gabungan Sel Memori Dasar dengan

Set

dan Reset-Dominant

(2)

• Rangkaian mix-logic berdasarkan Set-dominantRangkaian mix logic berdasarkan Set dominant

• Rangkaian mix-logic berdasarkan Reset-dominantRangkaian mix logic berdasarkan Reset dominant

20100328 #28

(29)

Ringkasan Kondisi State

• Macam-macam kondisi: Set, Reset, Hold, Toggle disebut juga Set Hold

Q_t  Q_t+1 (Q_t = Present State; Q_t+1 = Next State)

Set (1): 0  1  Next State selalu 1

j g

1  1

Reset (0): 0  0  Next State selalu 0

1  0

Hold (Q_t): 0  0  Next State = Present State = Tetap

disebut juga Reset Hold

1  1

Toggle (Q_t’): 0  1  Next State selalu berlawanan

(30)

Flip Flop

(1)

Flip-Flop

(1)

Fli Fl d l h l i 1 bit (d i ) i k

• Flip-Flop adalah elemen memori 1 bit (device) asinkron yang mempunyai keluaran (output) berurutan (sekuensial) yang dikontrol oleh clock

• Flip-flop biasanya digunakan sebagai penyimpan data • Jenis-jenis flip-flop:

h l

d l

j p p – D-FF – T-FF JK FF

3 hal penting dalam

perancangan Flip‐flop:

– JK-FF – SR-FF • Tabel operasi

• Tabel transisiTabel transisi

• Diagram keadaan

20100328 #30

(31)

Flip Flop

(2)

• Mekanisme

Clock Triggering:

Flip-Flop

(2)

– Pulse Triggering

• Data berubah setelah terjadi perubahan 2x (dari low ke high dan dari high

ke low, atau sebaliknya)

– Edge TriggeringEdge Triggering

• Data berubah setelah terjadi perubahan 1x (dari low ke high atau dari high

(32)

Flip-Flop

(3)

(33)

(34)

Flip Flop

(5)

Flip-Flop

(5)

Hi ki fli fl

• Hirarki perancangan flip-flop:

‐DD flip‐flop adalah dasar dari semua flip‐p flop ‐JK flip‐flop adalah general flip‐flop karena dapat digunakan untuk membentuk flip flop membentuk flip‐flop yang lain

20100328 #34

(35)

Flip-Flop D

(1)

Ada 3 macam D‐FF: • D latch FF Uraian tabel operasi: Tabel operasi: • D‐latch FF • Edge Trigerred (ET) D‐FF M t Sl (MS) D FF p • Kondisi Reset = D’ • Kondisi Set = D • Master‐Slave (MS) D‐FF Diagram keadaan: Tabel transisi: Tabel transisi:

(36)

Flip-Flop D

(2)

Diagram keadaan menjadi:

• Pulse triggering D‐FF:

• Perubahan state terjadi jika clock j j (CK) aktif

• Jika CK tidak aktif, maka statusnya tetap

Tabel transisi menjadi

tetap

Tabel transisi menjadi:

Simbol D-FF:

20100328 #36

(37)

Flip-Flop D

(3)

Buatlah D-FF dengan Sel Memori Dasar (SR-FF) !

Tabel transisi sel memori Tabel transisi sel memori SR-FF:

Tabel transisi D-FF:

( k dib t) (yang akan dibuat)

(38)

Flip-Flop D

(4)

D-FF dibentuk dari sel memori dasar:

Si b l Simbol NS N t St t NS = Next State 20100328 #38 COA/Endro Ariyanto/

(39)

Flip-Flop T (Toggle)

(1)

Uraian tabel operasi: K di i H ld T’ Tabel operasi: • Kondisi Hold = T’ • Kondisi Toggle = T Diagram keadaan: Tabel transisi: Tabel transisi:

(40)

Flip-Flop T

(2)

• Pulse triggering T‐FF:

tetap

20100328 #40

(41)

Flip-Flop T

(3)

Buatlah T-FF dengan Sel Memori Dasar (SR-FF) !

Tabel transisi T-FF:

(42)

Flip-Flop T

(4)

T-FF dibentuk dari sel memori dasar:

Si b l Simbol NS N t St t NS = Next State 20100328 #42 COA/Endro Ariyanto/

(43)

Flip-Flop JK

(1)

Uraian tabel operasi:

• Kondisi Reset Hold = J’K + J’K’ = J’ • Kondisi Set Hold = JK’ + J’K’ = K’

Tabel operasi: Kondisi Set Hold JK + J K K • Kondisi Reset Toggle = J’K + JK = K • Kondisi Set Toggle = JK’ + JK = J Diagram keadaan: Tabel transisi: Tabel transisi:

(44)