Percobaan 5
FLIP-FLOP (MULTIVIBRATOR BISTABIL) Oleh : Sumarna, Jurdik Fisika, FMIPA, UNY
E-mail : sumarna@uny.ac.id
Tujuan :
1. Mempelajari cara kerja berbagai rangkaian flip–flop 2. Membuat rangkaian flip-flop dari gerbang logika dasar 3. Mempelajari tabel kebenaran suatu rangkaian flip-flop. Alat-alat :
Catu daya (5V, 500 mA), multimeter, LED, IC seri 7400, 7404, 7408 dan kabel-kabel penghubung.
Dasar teori :
Flip-Flop (Bistabil)
Rangkaian kombinasional adalah suatu rangkaian yang keadaan keluarannya pada suatu saat hanya ditentukan oleh keadaan masukan pada saat itu juga. Rangkaian tersebut tidak memiliki kemampuan untuk mengingat keadaan sebelumnya. Dengan kata lain, rangkaian kombinasional tidak mengenal ingatan (memori) ataupun sejarah masa lalu. Suatu rangakaian yang keadaan keluarannya pada suatu saat selain ditentukan oleh keadaan masukan pada saat itu tetapi juga tergantung dari keadaan masukan ataupun keluaran pada saat sebelumnya dikenal sebagai rangkaian sekuensial. Banyak dijumpai peralatan elektronik yang dapat mengerjakan hal-hal menarik berdasarkan keadaan masa lalunya, seperti kakulator, komputer, dan lain-lain. Peralatan semacam itu memerlukan sistem pengingat (memori) yang digunakan untuk menahan atau menyimpan data tentang masa lalunya. Unit rangkaian terkecil yang memiliki penampilan dapat mengingat adalah flip-flop (FF). Dengan adanya flip-flop dunia digital menjadi semakin semarak.
Rangkaian-rangkaian gerbang logika seperti penjumlah, pembanding, dekoder/ demultiplekser, dan multiplekser merupakan rangkaian kombinasional. Keadaan keluaran
rangkaian tersebut pada suatu saat hanya tergantung pada keadaan masukannya pada saat itu juga. Keadaan masukan ataupun keluaran sebelumnya sama sekali tidak mempengaruhi keadaan keluaran berdasarkan masukan terbarunya. Hal semacam ini menunjukkan bahwa pada rangkaian kombinasional tidak memiliki kemampuan untuk mengingat atau tidak mampu menyimpan keadaan yang pernah dihasilkan sebelumnya. Atau dengan kata lain, rangkaian kombinasional tidak memiliki unit pengingat (memori). Piranti digitaal yang dapat diprogram, seperti komputer, selain tersusun dari rangkaian kombinasional tetapi juga terdiri dari unit-unit ingatan (memori). Unit pengingat ini merupakan rangkaian sekuensial, yaitu suatu sistem digital yang keadaan keluarannya pada suatu saat selain ditentukan oleh keadaan masukannya pada saat itu tetapi juga tergantung dari keadaan masukan atau keluaran pada saat sebelumnya. Jadi jelas bahwa pada sistem sekuensial diperlukan unit pengingat atau memori yang digunakan untuk menyimpan data masa lalunya. Unit terkecil dari rangkaian digital yang memiliki kemampuan untuk mengingat tersebut adalah flip-flop (FF). Flip-flop juga disebut sebagai multivibrator bistabil, dwimantap, atau pengunci (latch).
Flip-flop adalah suatu rangkaian yang memiliki dua keadaan stabil. Keluaran flip-flop bertahan pada satu keadaan hingga ada pulsa pemicu yang menyebabkan keluarannya berubah ke keadaan yang lain. Pulsa pemicu tersebut berlangsung sangat singkat (pendek) yang tepat. Sekali dipicu flip-flop akan mempertahankan keadaannya yang baru dan menyimpan data sesudah adanya perintah masukan berhenti. Flip-flop banyak digunakan dalam rangkaian elektronik seperti pencacah, register, dan memori. Flip-flop memiliki banyak jenis yaitu FF-SR, FF-SR Berdetak, FF-JK, FF-JKMS, FF-D, dan FF-T. Dengan mempelajari jenis flip-flop yang paling sederhana terlebih dahulu diharapkan dapat lebih mudah untuk memahami jenis-jenis flip-flop yang lebih rumit. Semua flip-flop yang akan dibahas pada modul ini tersusun dari gerbang-gerbang logika. Pada dasarnya Flip-flop merupakan rangkaian logika dengan dua keluaran (Q dan Q) dengan keadaan yang saling berkebalikan (saling komplemen). Gambar berikut adalah simbol flip-flop pada umumnya.
Gambar : Simbol umum flip-flop.
Jika sebuah flip-flop dikatakan berada pada keadaan tinggi (1) atau rendah (0), yang dimaksud keadaan itu adalah pada keluaran normal (Q). Tentu saja keluaran komplemen (Q) selalu berkebalikan dengan Q. Dengan demikian ada dua keadaan kerja yang mungkin dari satu flip-flop. Kedua keadaan kerja tersebut adalah
(1). Q = 0 dan Q = 1 atau (2). Q = 1 dan Q = 0.
Flip-flop Set-Reset (FF-SR).
Flip-flop Set-Reset (FF-SR) merupakan jenis flip-flop yang paling sederhana dan merupakan dasar dari rangkaian flip-flop jenis lain. Nama lain dari FF-SR adalah Flip-flop Set-Clear (FF-SC). Flip-flop pada dasarnya terbentuk dari dua gerbang logika NOT yang keluaran dan masukannya dihubungkan secara saling-silang (cross coupled). Perhatikan Gambar di bawah ini. Sepasang gerbang NOT yang dihubungkan saling-silang tersebut masih bersifat sangat mendasar dan belum sempurna. Rangkaian tersebut hanya dibangun untuk mengubah keadaan dengan cara sederhana, yaitu menghubung-pendekkan dengan tanah guna menghasilkan keluaran mana saja pada keadaan tinggi (1).
Gambar : Rangkai flip-flop dasar. Q Q FF Q Q Masukan
Flip-flop yang demikian tentu saja kurang luwes. Flip-flop yang luwes adalah flip-flop yang dapat dikendalikan. Flip-flop yang sedikit lebih luwes dapat disusun dari gerbang NAND atau NOR. Tetapi kita akan menyusun satu jenis flip-flop, yaitu FF-SR dari dua gerbang logika NAND. Perhatikan Gambar berikut.
Gambar : FF-SR dari sepasang gerbang NAND.
Masukan S dan R biasanya berada pada keadaan 1 dan salah satu dari keduanya harus dikenai pulsa rendah (0) apabila ingin mengubah keadaan keluaran flip-flop tersebut. Jika S = R = 1, salah satu kemungkinan keluarannya adalah Q = 0 atau Q = 1. Dengan Q = 0, kedua masukan NAND-2 adalah 0 dan 1 yang menghasilkan Q = 1. Keadaan ini menyebabkan kedua masukan NAND-1 menjadi 1 dan keluarannya Q = 0. Sebenarnya, asalkan keluaran NAND-1 dalam keadaan 0 akan menghasilkan keluaran NAND-2 dalam keadaan 1 dan keluaran NAND-1 bertahan pada 1. Kemungkinan yang kedua adalah Q = 1 dan Q = 0. Keadaan ini akan menghasilakn 0 pada keluaran NAND-2 yang mempertahankan keluaran NAND-1 berharga 1. Maka ada dua kemungkinan keadaan jika S = R = 1. Terlihat bahwa suatu keadaan akan tergantung apa yang telah terjadi pada masukan sebelumnya. Selanjutnya kita selidiki ketika Q = 1 dan Q = 0 yang mendahului pulsa SET yang dimasukkan. Karena Q = 0 selalu menahan keluaran NAND-1 dalam keadaan 1, maka pulsa 0 pada S tidak mengubah sesuatu. Ketika S = 1 keluaran flip-flop masih dalam keadaan Q = 1 dan Q = 0. Hal ini dapat disimpulkan
NAND-1 NAND-2 Q Q S R
bahwa jika S = 0 akan menyebabkan keluaran flip-flop berakhir pada keadaan Q = 1. Operasi ini dikatakan men-set flip-flop. Keadaan Q = 1 ini juga disebut keadaan set.
Sekarang kita tinjau jika R = 0, S = 1 dan ketika Q = 0, Q = 1 mendahului pulsa R = 0 tadi. Karena Q = 0 selalu membuat keluaran NAND-2 dalam keadaan 1, maka masukan 0 pada R tidak memiliki pengaruh. Ketika R kembali 1, keluaran flip-flop itu masih Q = 0 dan Q = 1. Keadaan lain jika Q = 1 mendahului masukan pulsa RESET. Ketika R = 0, Q menjadi 1 dan hal ini memaksa Q menjadi 0 sehingga kedua masukan NAND-2 adalah 0. Maka ketika R kembali 1, keluaran NAND-2 tetap 1 yang membuat keluaran NAND-1 dalam keadaan 0. Akhirnya dapat disimpulkan bahwa keadaa 0 pada R menyebabkan keluaran flip-flop Q = 0. Operasi ini disebut me-reset atau meng-clear flip-flop. Keadaan Q = 0 juga disebut sebagai keadaan reset atau meng-clear.
Akhirnya ketika secara bersamaan dibuat S = R = 0. Hal ini akan menghasilkan kedua keluaran NAND Q = Q = 1. Jelas bahwa keadaan ini tidak diinginkan, karena kedua keluaran flip-flop harus saling komplemen. Selanjutnya ketika masukan-masukan S dan R kembali menjadi 1, maka keadaan keluaran flip-flop akan tergantung masukan yang lebih dahulu menjadi 1. Perubahan secara bersamaan menjadi 1 akan menghasilkan keluaran yang tidak dapat diprediksi. Oleh karena itu, keadaan S = R = 0 tidak pernah dikenakan pada flip-flop SR. Penjelasan cara kerja flip-flop SR di atas dapat diringkas seperti berikut :
1. S = R = 1. Keadaan ini tidak memiliki pengaruh terhadap keluaran flip-flop. Keluaran- keluaran Q dan Q akan tetap apapun keadaan masukan yang mendahuluinya.
2. S = 0 dan R = 1. Keadaan ini akan selalu mengakibatkan keluaran menuju ke keadaan Q = 1, dan akan tetap terjadi sampai sesudah S kembali ke 1. Keadaan ini dikatakan bahwa flip-flop di-set.
3. S = 1 dan R = 0. Keadaan ini selalu menghasilakn Q = 0, dan akan tetap bertahan sampai setelah R kembali menjadi 1. Keadaan ini dikatakan bahwa flip-flop di-reset. 4. S = R = 0. Keadaan ini berusaha men-set dan me-reset secara bersamaan dan
Berdasarkan ringkasan tersebut dapat dibuat tabel kebenaran untuk flip-flop SR yang menggunakan gerbang NAND seperti berikut :
S R Keluaran FF Q 1 1 tak berubah 0 1 1 1 0 0 0 0 terlarang
Dari cara kerja flip-flop NAND tampak bahwa masukan-masukan S dan R adalah aktif rendah. Masukan S akan men-set Q = 1 ketika S menjadi rendah. Masukan R akan me-reset Q = 0 ketika R menjadi rendah.
Gerbang logika lain yang dapat digunakan untuk menyusun sebuah flip-flop SR adalah NOR. Perhatikanlah Gambar di bawah ini. Konfigurasi tersebut mirip flip-flop NAND kecuali keluaran Q dan Q yang letaknya tertukar.
Gambar : FF-SR dari sepasang gerbang NOR.
Dengan melakukan analisis pada flip-flop NOR seperti flip-flop NAND, akan menghasilkan tabel kebenaran sebagai berikut :
S R Keluaran FF Q 0 0 tak berubah 1 0 1 0 1 0 1 1 terlarang Q Q S R
Berdasarkan tabel kebenaran untuk flip-flop NOR dapat dikemukankan penjelasan sebagai berikut :
1. S = R = 0. Keadaan ini tidak memiliki pengaruh terhadap keluaran flip-flop. Keluaran-keluaran Q dan Q akan tetap apapun keadaan masukan yang mendahuluinya.
2. S = 1 dan R = 0. Keadaan ini akan selalu mengakibatkan keluaran menuju ke keadaan Q = 1, dan akan tetap terjadi sampai sesudah S kembali ke 0. Keadaan ini dikatakan bahwa flip-flop di-set.
3. S = 0 dan R = 1. Keadaan ini selalu menghasilakn Q = 0, dan akan tetap bertahan sampai setelah R kembali menjadi 0. Keadaan ini dikatakan bahwa flip-flop di-reset. 4. S = R = 1. Keadaan ini berusaha men-set dan me-reset secara bersamaan dan
menghasilkan keluaran tidak konsisten dengan flip-flop karena Q = Q = 0. Jika masukan dikembalikan ke 0 secara bersamaan, keluarannya tidak dapat diprediksi. Keadaan ini adalah terlarang.
Cara kerja flip-flop NOR tepat sama dengan flip-flop NAND kecuali bahwa masukan-masukan S dan R adalah aktif tinggi dan keadaan tetapnya terjadi ketika S = R = 0. Q akan di-set menjadi 1 oleh pulsa tinggi pada masukan S, dan keadaan ini akan di-reset menjadi 0 oleh pulsa tinggi pada masukan R.
Seperti telah dikemukakan sebelumnya, bahwa rangkaian flip-flop baik NOT, NAND maupun NOR seperti yang telah kita pelajari masih merupakan flip-flop yang belum sempurna karena tetap belum tersedia fasilitas untuk mengendalikannya. Oleh karena itu, selanjutnya akan kita susun suatu flip-flop SR lain tetapi dengan masukan aktif tinggi dan yang memungkinkan untuk dikembangkan menjadi flip-flop yang dapat dikendalikan. Kita akan memanfaatkan flip-flop NAND seperti yang telah kita pelajari dengan menmbahkan gerbang NOT pada kedua masukannya. Gerbang NOT tersebut merupakan gerbang NAND yang kedua masukannya disatukan. Hal ini untuk menyiapkan fasilitas pengendali. Untuk lebih jelasnya perhatikanlah Gambar berikut.
Gambar : FF-SR aktif tinggi dari gerbang NAND.
Jika kita analisis dengan seksama, jika S = 1 dan R = 0, maka Q = 1. Jika R = 1 dan S = 0, maka Q= 0. Jika S = R = 0, maka Q dapat berharga 1 atau 0 tergantung dari keadaan Q yang mendahuluinya. Hal ini menunjukkan bahwa keadaan keluaran flip-flop (Q) pada suatu saat tidak hanya ditentukan oleh keadaan masukannya pada saat itu tetapi juga tergantung pada keadaan keluaran sebelumnya. Dengan demikian tabel kebenaran untuk FF-SR aktif tinggi di atas akan dilengkapi dengan keadaan keluaran sebelumnya (Qn ) dan keadaan keluaran sesudah ada perubahan pada masukannya (Qn+1). Pada FF-SR aktif tinggi ini juga ditemui keadaan terlarang yang terjadi ketika masukan S = R = 1. Pada keadaan tersebut kedua keluaran dari flip-flop berharga sama, yakni Qn+1 = Qn+1 = 1. Hal ini bertentangan dengan konsep flip-flop di mana keluaran yang satu (Q) harus merupakan komplemen dari keluaran yang lain (Q). Dengan demikian, pada pemakainnya, keadaan S = R = 1 harus dihindari. Tabel kebenaran untuk flip-flop SR aktif tinggi selengkapnya tampak pada tabel berikut :
S R Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 Terlarang 1 1 1 Terlarang Q Q S R
Sistem digital dapat bekerja secara serempak (sinkron) atau tak serempak (tak sinkron). Pada sistem tak sinkron keluaran dari rangkaian dapat berubah keadaan setiap saat ada satu atau lebih perubahan masukan. Sistem digital tak sinkron sulit dirancang dan sukar ditentukan kesalahannya. Sedangkan pada sistem sinkron, perubahan keadaan keluaran ditentukan atau dikendalikan oleh suatu sinyal penyerempak yang sering disebut detak (clock). Kebanyakan sistem digital berprinsip sinkron, karena rangkaian sinkron lebih mudah dirancang, terkendali, dan lebih mudah ditentukan kesalahannya karena keluaran rangkaian itu dapat berubah hanya pada saat yang tertentu. Di dalam sistem digital pada umumnya terdiri dari banyak flip-flop. Untuk memberikan kemungkinan perubahan flip-flop yang satu sinkron dengan flip-flop yang lain diperlukan tambahan saluran masukan pada flip-flop yang dikenal sebagai masukan detak (clock input). Perhatikan Gambar berikut.
Gambar : FF-SR berdetak.
FF-SR yang dilengkapi dengan masukan detak disebut FF-SR Berdetak (Clocked S-R FF). Tanda dari masukan detak ini adalah Ck, Clk, atau CP. Dengan adanya masukan detak inilah yang memungkinkan kerja flop dapat dikendalikan dan menjadikan flip-flop tersebut lebih sempurna dari sebelumnya meskipun masih dijumpai kelemahan antara lain adanya keadaan terlarang. Perubahan keluaran dari FF-SR berdetak hanya akan terjadi jika masukan Ck = 1. Pada saat masukan Ck = 0, maka S'= R'= 1, sehingga keluaran Q dapat bernilai 0 atau 1. Pada keadaan Ck = 0 meskipun harga S dan R berubah-ubah keluaran flip-flop tetap. Keluaran flip-flop berubah ketika Ck berubah dari 0 ke 1 dan harga keluaran tersebut tergantung dari keadaan S dan R pada saat Ck = 1. Selanjutnya keluaran flip-flop tidak akan berubah meskipun Ck berubah dari 1 ke 0.
S’ Q Q S R Ck R’
Keluaran FF tersebut hanya berubah ketika detak membuat transisi dari 0 ke 1. Transisi detak yang demikian disebut transisi positif. Dikenal pula suatu FF berdetak yang mengalami perubahan keluaran ketika terjadi transisi negatif, yaitu dari 1 ke 0. Tabel kebenaran FF-SR berdetak sama dengan tabel kebenaran FF-SR aktif tinggi yang telah kita pelajari. Untuk keperluan efisiensi dan efektifitas penggambaran, maka FF-SR berdetak digambarkan seperti tampak pada Gambar di bawah ini.
Gambar : Diagram untuk FF-SR Berdetak.
Flip-flop J-K (FF-JK)
Kelemahan utama dari flip-flop yang terdahulu adalah terjadinya keadaan terlarang. Untuk menghindari kelemahan ini disusunlah jenis flip-flop baru yang dikenal sebagai flip-flop JK. Flip-flop JK dapat disusun dari FF-SR berdetak dengan konfigurasi susunan yang tampak seperti pada Gambar berikut.
Gambar : (a) FF-JK yang tersusun dari FF-SR Berdetak. (b) Simbol FF-JK. S Q Ck R Q S Q Ck R Q J K Ck Q Q (a) J Q Ck K Q (b)
Dengan memperhatikan rangkaian tampak bahwa fungsi logika untuk S dan R pada FF-SR berdetak adalah S = JQ dan R = KQ. Jika dianalisis dengan seksama akan diperoleh bahwa tabel kebenaran untuk FF-JK sama dengan tabel kebenaran FF-SR berdetak kecuali untuk J = k = 1. Perhatikan tabel kebenaran untuk FF-JK berikut.
J K Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0
Meskipun lebih baik dari sebelumnya, FF-JK tetap memiliki kelemahan. Kelemahan ini dapat terjadi ketika J = K = 1. Misal mula-mula Q = Qn = 1 dan pada saat Ck = 1, maka Q akan berubah menjadi Qn+1 = 0. Kemudian karena sekarang Q = 0, kalau Ck tetap 1, maka keluaran Q akan berubah kembali menjadi 1. Dengan demikian, jika J = K = 1 dan Ck terlalu lama dalam keadaan 1, maka keluaran Q akan berubah-ubah dari 0 ke 1 atau dari 1 ke 0. Hal ini mengakibatkan pada saat Ck kembali ke 0 keadaan keluaran Q tidak dapat diprediksi (tidak menentu). Kejadian ini dikenal sebagai gejala balapan putar (race round). Balapan putar tidak akan terjadi jika lebar pulsa detak tCk lebih kecil dari pada waktu yang diperlukan untuk berubahnya keluaran td atau waktu tunda flip-flop. Orde waktu tunda tersebut adalah nano hingga mikro detik. Jika syarat itu tidak terpenuhi maka pada saat J = K = 1 akan terjadi balaapan putar, yaitu keluaran flip-flop akan berubah secara berulang pada harga 0 atau 1 selama Ck = 1. Untuk mengatasi kelemahan FF-JK kemudian disusun jenis flip-flop baru yang dikenal sebagai flip-flop JK master-slave (Flip-flop JK-MS).
Flip-flop J-K Master-Slave (FF-JKMS)
Flip-flop JKMS dapat disusun dari FF-JK sebagai master (majikan) dan FF-SR Berdetak sebagai slave (budak). Umpan balik tidak keluar dari JK tetapi dari FF-SR berdetak. Polaritas dari pulsa detak yang masuk ke FF-JK berlawanan dengan polaritas pulsa detak yang masuk ke FF-SR berdetak. Untuk lebih jelasnya perhatikan Gambar berikut.
Gambar : FF-JK Master-Slave.
Jika Ck berubah dari 0 ke 1, keluaran dari FF-JK akan berubah sesuai dengan tabel kebenarannya. Tetapi karena pada saat ini detak dari FF-SR berdetak bernilai 0, maka keluarannya tetap, akibatnya nilai Q yang diumpan-balikkan juga masih tetap, sehingga tidak terjadi balapan putar. Setelah harga Ck kembali ke 0, maka nilai keluaran FF-SR berdetak yang juga merupakan kaluaran dari FF-JKMS berubah. Oleh karena masukan FF-SR berdetak dihubungkan dengan keluaran FF-JK yang berarti harga S dan R selalu berlawanan, maka kelauarn dari FF-SR berdetak akan berubah mengikuti harga keluaran dari FF-JK. Tabel kebenaran FF-JKMS sama dengan tabel kebenaran dari FF-JK. S Q Ck R Q S Q Ck R Q J K Ck Q Q Slave Master
Flip-flop D (FF-D) dan Flip-flop T (FF-T)
Flip-flop D (delay atau data) dan flip-flop T (toggle) merupakan jenis flip-flop lain yang dapat disusun dari FF-SR berdetak maupun dari FF-JK. FF-D dan FF-T merupakan flip-flop berdetak yang bekerja hanya dengan satu masukan. FF-D disusun dengan menambahkan gerbang NOT antara masukan S (J) dan R (K). Keuntungan dari FF-D adalah menghindari terjadinya keadaan S = R = 1 yang terlarang. Sedangkan FF-T tidak lain adalah FF-JK yang kedua masukan masukan J dan K dihubungkan menjadi satu. Baik FF-D maupun FF-T dapat disusun dari FF-JK-MS. Rangkaian kedua flip-flop tersebut tampak pada Gambar di bawah ini.
Gambar : (a). Flip-flop D dan (b). Flip-flop T.
Dengan melakukan analisis akan diperoleh tabel kebenaran kedua flip-flop sebagai berikut
D Qn Qn+1 T Qn Qn+1 0 0 0 0 0 0 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 S/J Q Ck R/K Q D (a) J Q Ck K Q T (b)
Flip-flop yang Dilengkapi dengan Preset dan Clear
Sebelum suatu FF dioperasikan sangat diperlukan untuk mengatur keadaan awal dari FF tersebut. Untuk keperluan inilah maka suatu FF sering dilengkapi dengan fasilitas masukan preset (Pr) dan clear (Cr), atau kadang-kadang masukan clear (Cr) saja. Bentuk sederhana dari FF-JK yang dilengkapi dengan masukan Pr dan Cr tampak pada Gambar berikut ini.
Gambar 9 : FF-JK yang dilengkapi dengan Preset dan Clear.
Tanpa menunggu adanya pulsa detak, keluaran Q = 1 jika Pr = 0 dan Cr = 1. Selanjutnya keluaran Q = 0 jika Pr = 1 dan Cr = 0. Keadaan Pr = Cr = 0 perlu dihindari karena akan mengakibatkan keadaan terlarang yakni Q = Q = 1. Setelah dilakukan pengaturan keadaan awal keluaran FF, maka masukan Pr dan Cr harus dikembalikan ke keadaan 1 sehingga FF bekerja sebagaimana yang seharusnya.
Tabel Eksitasi
Tabel eksitasi menyatakan tabel yang berisi kombinasi keadaan masukan suatu FF untuk mendapatkan eksitasi (loncatan) keadaan keluaran dari keadaan awal (Qn) ke keadaan berikutnya (Qn+1) yang dimungkinkan. Tabel ini sangat berguna untuk merancang rangkaian pencacah sinkron. Karena berdasarkan tabel eksitasi ini akan dapat dibuat tabel
J Ck K Pr Cr Q Q
transisi. Tabel eksitasi suatu FF diturunkan dari tabel kebenaran FF yang bersangkutan. Berikut ini dikemukakan tebel eksitasi untuk FF-SR, FF-JK, DD-D, dan FF-T. Tabel eksitasi FF-JK-MS sama dengan tabel eksitasi FF-JK.
Qn Q n+1 S R J K D T 0 0 0 x 0 x 0 0 0 1 1 0 1 x 1 1 1 0 0 1 x 1 0 1 1 1 x 0 x 0 1 0
Beberapa contoh cara membuat tabel eksitasi dapat dilihat pada FF-JK. Dengan melihat tabel kebenaran untuk FF-JK yang terdahulu terlihat bahwa agar keluaran FF-JK berubah dari keadaan awal 0 (atau Qn = 0) ke keadaan berikutnya 0 (atau Qn+1 = 0) maka nilai J = 0 sedangkan nilai K boleh 0 atau 1. Dengan kata lain nilai K boleh sembarang yang dituliskan dengan tanda x. Selanjutnya, agar pada keluarannya berubah dari 0 ke 1, maka haruslah J = 1 dan K sembarang. Demikian seterusnya untuk perubahan yang lain dan untuk FF yang lain pula.
Langkah-langkah Percobaan :
A. Rangkaian Flip-flop RS
Susunlah rangkaian flip-flop RS seperti tampak pada gambar berikut :
S R Q Ck Q A B
Hubungkan terminal keluaran Q dan Q masing-masing dengan indikator LED. Ukurlah tegangan S dan R dalam keadaan terlepas. Ukurlah tegangan pada Q dan Q, atau amati gejala yang terjadi pada indikator LED berdasarkan variasi masukan pada S dan R. Variasinya adalah S atau R dibiarkan terlepas atau dihubungkan dengan ground. Dalam keadaan ini masukan Ck dihubungkan dengan Gnd. Kemudian masukan data pengamatan itu kedalam tabel berikut :
S R Q Q 0 0 0 1 1 0 1 1 B. Rangkaian Flip-Flop D
Susunlah rangkaian flip-flop D seperti tampak pada gambar berikut :
Hubungkan terminal keluaran Q dan Q masing-masing dengan indikator LED. Ukurlah tegangan D dalam keadaan terlepas. Ukurlah tegangan pada Q dan Q, atau amati gejala yang terjadi pada indikator LED berdasarkan variasi masukan pada D. Variasinyan adalah D dihubungkan dengan Vcc atau Gnd. Dalam hal ini masukan Ck dihubungkan dengan Vcc. Kemudian masukkan data pengamatan itu ke dalam tabel berikut :
D Q Ck Q A B
D Keluaran Mula-mula Baru Q Q Q Q C. Rangkaian Flip-Flop JK
Susunlah rangkaian flip-flop JK tampak pada gambar berikut ini :
Hubungkan terminal keluaran Q dan Q masing-masing dengan indikator LED. Ukurlah tegangan J dan K dalam keadaan terlepas. Ukurlah tegangan pada Q dan Q, atau amati gejala yang terjadi pada indikator LED berdasarkan variasi masukan pada J dan K. Variasinya adalah J atau K dibiarkan terlepas atau dihubungkan dengan Gnd. Dalam keadaan ini masukan Ck dihubungkan dengan Vcc. Kemudian masukkan data pengamatan itu ke dalam tabel berikut :
J K Q Ck Q S R
Masukan
Keluaran
Keadaan Mula-mula
J K Q Q S R
Selanjutnya ambillah FF-JK dan FF-D yang telah dikemas dalam suatu 7476 dan IC-7474 serta selidikilah tabel kebenarannya dengan cara sebagai berikut :
a. Susunlah rangkaian FF-JK seperti gambar di bawah ini :
b. Masukkan Ck = 0, Jn = 0, Kn = 0 dan Qn = 0. Untuk mengenakan keadaan logik Qn = 0, pasanglah Pr = 1 dan Cr = 0 selanjutnya berikan Pr = Cr = 1. Sedang untuk Qn = 1, berikan Pr = 0 dan Cr = 1 diikuti dengan Pr = Cr = 1. Catat Qn dan Qn, selanjutnya berikan Ck = 1 kemudian sentuhkan sesaat Ck dengan Gnd (Ck = 0 sesaat) dan catat Qn+1. Ulangi langkah tersebut untuk seterusnya sesuai dengan tabel berikut : Pr J Q Ck K Q Cr
Langkah Ck Jn Kn Qn Qn Qn+1 1 1 0 0 0 2 1 0 0 1 3 1 0 1 0 4 1 0 1 1 5 1 1 0 0 6 1 1 0 1 7 1 1 1 0 8 1 1 1 1 Selidiki untuk Ck = 0 !
c. Susunlah rangkaian FF-JK seperti gambar di bawah ini :
d. Masukkan Ck = 0, Dn = 0, dan Qn = 0. Untuk mengenakan keadaan logik Qn = 0, pasanglah Pr = 1 dan Cr = 0 selanjutnya berikan Pr = Cr = 1. Sedang untuk Qn = 1, berikan Pr = 0 dan Cr = 1 diikuti dengan Pr = Cr = 1. Catat Qn dan Qn, kemudian berikan Ck = 1 dan sentuhkan Ck ke Gnd sesaat (Ck = 0 sesaat), catat Qn+1. Ulangi langkah tersebut untuk seterusnya sesuai dengan tabel berikut :
Pr D Q Ck
Q Cr
Langkah Ck Dn Qn Qn Qn+1 1 1 0 0 2 1 0 1 3 1 1 0 4 1 1 1 Selidiki untuk Ck = 0 !
Berdasarkan hasil pengamatan yang telah diperoleh, buatlah laporan seperti biasanya, tetapi jangan lupa untuk menyertakan hal-hal berikut ini :
1. Kesesuaian antara tabel kebenaran teoritis dengan tabel kebenaran hasil pengamatan untuk suatu jenis FF
