FLIP-FLOP (BISTABIL)
Rangkaian sekuensial adalah suatu sistem digital yang keadaan keluarannya pada suatu saat
ditentukan oleh :
1. keadaan masukannya pada saat itu, dan
2. keadaan masukan dan/atau keluaran pada saat sebelumnya.
Sistem sekuensial memerlukan unit pengingat
atau memori yang digunakan untuk menyimpan data masa lalunya. Unit terkecil dari rangkaian digital yang memiliki kemampuan untuk
Flip-flop adalah suatu rangkaian yang memiliki dua keadaan stabil. Keluaran flip-flop bertahan pada satu keadaan hingga ada pulsa pemicu yang
menyebabkan keluarannya berubah ke keadaan yang lain.
Jenis flip-flop : 1. FF-SR,
2. FF-SR Berdetak, 3. FF-JK,
4. FF-JKMS, 5. FF-D, dan
Pada dasarnya flip-flop merupakan rangkaian logika dengan dua keluaran (Q dan Q) dengan keadaan yang saling berkebalikan (saling
komplemen).
Q
Keluaran FF
Masukan
Preset
Clear
FF-SR aktif tinggi dari gerbang NAND :
Q S
Tabel kebenaran flip-flop SR aktif tinggi
S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 terlarang
Sistem digital dapat bekerja secara serempak (sinkron) atau tak serempak (tak sinkron).
Pada sistem tak sinkron keluaran dari rangkaian
dapat berubah keadaan setiap saat jika ada satu atau lebih perubahan masukan. Sistem digital tak sinkron sulit dirancang dan sukar ditentukan kesalahannya.
Pada sistem sinkron, perubahan keadaan keluaran ditentukan atau dikendalikan oleh suatu sinyal
S Q
Ck
R Q Flip-flop RS Berdetak :
S’
Ck
R’
Q S
R
Perubahan keluaran dari FF-SR berdetak hanya akan terjadi jika masukan Ck = 1. Pada saat masukan Ck = 0, maka S' = R' = 1, sehingga keluaran Q dapat bernilai 0 atau 1.
Pada keadaan Ck = 0 meski harga S dan R berubah-ubah tetapi keluaran flop tetap. Keluaran
flip-flop berubah hanya ketika Ck bertransisi dari 0 ke 1 dan harga keluaran tersebut tergantung dari
keadaan S dan R pada saat Ck = 1.
Flip-fop JK
J
K Ck
Q S Q
Ck
R Q
J Q
Ck
Tabel kebenaran untuk FF-JK sama dengan tabel kebenaran FF-SR berdetak kecuali untuk J = k = 1.
S R Qn Qn+1
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
FF-JK memiliki kelemahan, jika J = K = 1 dan Ck terlalu lama dalam keadaan 1, maka keluaran Q akan berubah-ubah dari 0 ke 1 atau dari 1 ke 0. Hal ini mengakibatkan pada saat Ck kembali ke 0
keadaan keluaran Q tidak dapat diprediksi (tidak menentu). Kejadian ini dikenal sebagai gejala balapan putar (race round).
Balapan putar tidak akan terjadi jika lebar pulsa detak tCk lebih kecil dari pada waktu yang
Flip-flop J-K Master-Slave (FF-JKMS)
Slave Master
J
K Ck
Q S Q
Ck
R Q
S Q
Ck
Flip-flop D (delay atau data) dan flip-flop T (toggle) merupakan flip-flop berdetak yang bekerja dengan satu masukan. FF-D disusun dengan menambahkan gerbang NOT antara masukan S (J) dan R (K) pada FF-SR (FF-JK). Keuntungan dari FF-D adalah menghindari terjadinya keadaan S = R = 1 yang terlarang.
FF-T adalah FF-JK yang kedua masukan J dan K
dihubungkan menjadi satu.
Tabel kebenaran flip-flop D dan T
D Qn Qn+1 T Qn Qn+1
0 0 0 0 0 0
0 1 0 0 1 1
1 0 1 1 0 1
Flip-flop dengan Preset dan Clear
Sebelum suatu FF dioperasikan sangat diperlukan untuk mengatur keadaan awal dari FF tersebut.
Untuk keperluan inilah maka suatu FF sering dilengkapi dengan fasilitas masukan preset (Pr) dan clear (Cr).
Keluaran Q = 1, jika Pr = 0 dan Cr = 1. Keluaran Q = 0 jika Pr = 1 dan Cr = 0. Keadaan Pr = Cr = 0 perlu dihindari karena akan mengakibatkan
keadaan terlarang yakni Q = Q = 1. Setelah
J
Ck
K
Pr
Cr
Q
Q
Pr
J Q
Ck
K Q
Tabel eksitasi menyatakan tabel yang berisi
kombinasi keadaan masukan untuk mendapatkan eksitasi (loncatan) keadaan keluaran dari keadaan awal (Qn) ke keadaan berikutnya (Qn+1). Tabel ini sangat berguna untuk merancang rangkaian
pencacah sinkron.
Qn Qn+1 S R J K D T
S Q
Masukan dari detak biner
Keluaran ke sistem pengolah
Saklar pembatas suhu
J Q1
1. Jelaskan cara kerja rangkaian berikut ketika
D Q0 Ck
D Q1 Ck Q Masukan
2. Diketahui rangkaian flip-flop seperti tampak pada gambar berikut. Jika pada saluran masukan
dikenai detak dengan frekuensi 8 MHz, berapakah frekuensi pada saluran Q0 dan Q1 ? Gambarkanlah bentuk gelombangnya jika dimulai dari keadaan masukan rendah.
