스플릿 캐패시터 DAC의 분석과 동일한 조건안 유닛 캐패시턴 스 C를 177.045 fF으로 설정하고 약 40C의 캐패시터를 사용한 그 림 15.의 더블 스플릿 캐패시터 DAC의 미스매치를 분석한 결과를 표 3.에 정리했다.
스플릿 캐패시터 DAC의 미스매치를 분석한 표 2.의 결과에 비 해 C와 C의 미스매치 성능이 좋아짐을 확인할 수 있다. 그러나 H-side의 캐패시터 array들의 크기가 스플릿 캐패시터 DAC의 상 위 4개의 bit에 해당하는 캐패시터들에 비해 4배 줄어들어 미스매 치의 성능이 2배 나빠졌음을 확인할 수 있다.
상위 bit의 디지털 출력을 담당하는 캐패시터일수록 더 많은 양 의 전하를 저장하고 있기 때문에 미스매치가 성능에 미치는 영향 이 더 크다. 따라서 더블 스플릿 캐패시터 DAC 구조의 미스매치 성능이 스플릿 캐패시터 DAC 구조의 미스매치 성능보다 더 좋지 않으며 두 개의 브릿지 캐패시터가 있기 때문에 선형성을 보장하 기가 어렵다.
표 3. 12-bit 더블 스플릿 캐패시터 DAC의 미스매치 분석
표 4. 제안하는 캐패시터 DAC의 미스매치 분석 그림 16. 제안하는 캐패시터 DAC 구조
제 2 절 제안하는 캐패시터 DAC
본 논문에서는 캐패시터 미스매치 분석을 기반으로 하여 그림 16.과 같은 12-bit 캐패시터 DAC을 제안한다. 구조적으로 C와 C의 크기가 미스매치 성능을 만족하는 더블 스플릿 캐패시터 DAC 구조를 사용하였고, 성능에 주요한 영향을 미치는 M-side와 H-side 사이의 브릿지 캐패시터는 보상 캐패시터 array를 M-side 에 추가해 C과 M-side 및 L-side 캐패시터 array의 유효 캐패시 턴스를 맞추었다. 또한 미스매치 성능이 좋지 않은 H-side의 캐패 시터들의 크기를 4배 늘려 스플릿 캐패시터 DAC의 H-side와 크 기를 같게 만들었다.
그림 17. 설계한 보상 캐패시터 array
보상 캐패시터 array CC의 구조는 그림 17.과 같으며 calibration의 해상도를 높이기 위해서 Cu는 최소 크기(34 fF)를 직렬 연결하여 사용했다.
제 3 절 SAR ADC의 구현
본 논문에서 제안하는 1MHz 12-bit SAR ADC는 그림 18.과 같 다. 캐패시터 DAC은 그림 16.과 같은 구조를 이용하였다. 1 MHz 의 클락으로 동작시키며 asynchronous 구조로 설계하였다.
Calibration은 SAR 동작을 시행하기 이전에 진행된다. 양극과 음극의 두 캐패시터 DAC의 calibration이 차례로 진행되며 로직의 timing diagram은 그림 19.와 같다. CAL_CLK이라는 하나의 펄스 신호가 들어올오면 CAL 신호가 1이 되면서 브릿지 캐패시터 calibration을 시작한다. 양의 캐패시터 DAC부터 calibration을 시 작하고 종료한 후 음의 캐패시터 DAC의 calibration을 시작하며 음의 calibration까지 끝낸 후 CAL 신호가 0이 되면서 기본적인 SAR ADC의 동작을 시행하게 된다.
기준 전압인 Vcom을 그림 20.과 같이 생성하기 때문에 캐패시터 DAC을 충전하고 방전하는 동작 동안 Vcom이 변하게 된다. 그러나 SAR ADC는 차동 구조이기 때문에 동작은 Vcom의 영향을 받지 않는다. 따라서 식 (22)를 이용하여 방전이 되지 않는 전류를 증폭 기에 흘리도록 하였다.
I t
CV (22)
브릿지 캐패시터 calibration 동작에는 Vcom의 변동이 영향을 미치게 된다. 이러한 영향을 피하기 위해 calibration 동작 중에는 기준 전압을 비교기 입력 단에만 샘플링하고 스위칭 동작은 전원 전압과 접지만을 이용해 진행한다.
그림 19. 제안하는 SAR ADC의 브릿지 캐패시터 로직 calibration timing diagram
그림 20. 제안하는 SAR ADC의 기준 전압 생성기
SAR ADC의 기본 동작은 그림 21.과 같다. 샘플링이 끝난 후 RSTB_CM_FF 펄스 신호가 모든 스위치를 기준 전압과 연결시킨 후 변환 동작을 시행한다. 12-bit의 해상도를 가지기 때문에 한 샘 플 당 12번의 스위칭과 비교를 시행하며 차동 구조이기 때문에 양 극과 음극의 스위칭은 반대로 이루어지도록 설계하였다.
그림 21. 제안하는 SAR ADC의 기본 동작 로직 timing diagram
제 4 장 Layout 및 모의실험 결과
제 1 절 Layout
본 회로는 0.18 µm CMOS 공정을 사용하여 구현하였다. 그림 22.은 설계한 회로의 검증을 위한 layout이다. 전체 회로는 캐패시 터 DAC, 비교기, 디지털 로직, 기준 전압 생성기로 이루어져 있으 며 차동 구조이기 때문에 상하 대칭으로 layout을 진행하였다.
전체 면적은 0.72mm 이며, 아날로그 공급 전압 4.6 V. 디지털 공급 전압 1.8 V에서 1.14 mW의 전력을 소모한다.
그림 22. 제안하는 SAR ADC의 layout
제 2 절 모의실험 결과
그림 23.와 그림 24.는 각각 기존의 캐패시터 DAC과 제안하는 캐패시터 DAC을 이용한 SAR ADC의 monte carlo 모의실험 결과 이다. 40회의 monte carlo 모의실험 결과 제안하는 캐패시터 DAC 을 이용하였을 때, 기존의 스플릿 캐패시터 DAC을 이용하였을 때 보다 SAR ADC의 ENOB가 평균적으로 0.4-bit 증가하였음을 볼 수 있으며 ENOB의 최솟값은 0.51-bit 증가해 ADC의 신뢰도가 높 아졌음을 알 수 있다.
그림 25.과 그림 26.은 layout 이전의 pre-모의실험 결과로써 487.7 kHz의 nyquist 입력을 인가했을 때의 결과와 48.7 kHz의 입 력을 인가하였을 때의 결과를 나타낸다. 입력의 주파수가 빠를수 록 성능이 떨어지는 것을 알 수 있다. 그림 27.과 그림 28.는 회로 의 코너 모의실험 결과로 코너 상태에서도 정상 동작하는 것을 알 수 있다.
그림 29.은 layout 이후 진행한 post-모의실험의 fft 결과로 pre- 모의실험에 비해 0.17-bit 저하된 성능을 보여준다. 이는 캐패시터 DAC의 기생 캐패시터로 인한 성능 저하로 보이며, SAR ADC의 성능은 표 5.와 같다.
그림 23. 기존의 스플릿 캐패시터 DAC을 이용한 SAR ADC의 monte carlo 모의실험 결과
그림 24. 제안하는 캐패시터 DAC을 이용한 SAR ADC의 monte carlo 모의실험 결과
그림 25. TTT, 27 °C, fin= 487.7 kHz (noise simulation, 1024 points)
그림 26. TTT, 27 °C, fin = 48.7 kHz (noise simulation, 1024 points)
그림 27. FFF, -40 °C, fin = 48.7 kHz (w/o noise simulation, 1024 points)
그림 28. SSS, 125 °C, fin = 48.7 kHz (w/o noise simulation, 1024 points)
그림 29. post-모의실험 결과, TTT, 27 °C, fin= 487.7 kHz (noise simulation, 1024 points)
성능 표
변수 단위 값 비고
아날로그 입력
전원 전압 V 4.6
디지털 입력
전원 전압 V 1.8
샘플링 속도 MHz 1
차동 입력 범위 Vppdi f f 9
해상도 Bits 12
SNDR dB 69.83 fIN kHz
(post-simulation)
ENOB dB 11.31 fIN kHz
(post-simulation) 아날로그 입력
전류 소모량 A 223.2
기준 전압 생성기 : 61.3 A 레벨 변환기 : 79.12 A
비교기 : 50.1 A 디지털 입력
전류 소모량 A 61.3 레벨 변환기 : 5.39 A
동작 전력 소모량 mW 1.14
표 5. 제안하는 SAR ADC의 성능 표
제 5 장 결 론
본 논문에서는 0.18 µm CMOS 공정을 사용하여 미세 먼지 검 출기용 저전력 1 MHz 12-bit SAR ADC를 설계하였다.
SAR ADC는 정적인 전류를 흘리는 증폭기 없이 동적 비교기, 캐패시터 DAC과 디지털 로직으로 구성되어 있어 적은 전력 소모 를 필요로 하는 application에 매우 적합하다.
SAR ADC는 캐패시터 DAC에 입력 전압을 샘플링하고 binary search 알고리즘을 이용해 디지털 코드를 출력한다. 이를 위해 캐 패시터 DAC의 각 캐패시터들은 2의 제곱수의 비율로 되어있다.
캐패시터 DAC을 설계할 때, kTC 잡음, 안정화 시간, 캐패시터
미스매치를 고려해야 한다. kTC 잡음과 캐패시터 미스매치 성능을 증가시키기 위해서는 캐패시터 DAC를 키우고 안정화 시간을 줄 이고 싶다면 캐패시터 DAC을 줄여야한다.
본 논문에서는 효율적인 캐패시터 DAC 설계를 위해 캐패시터 미스매치의 분석 방법을 제안하였고 이를 바탕으로 미스매치 성능 이 취약한 부분을 집중적으로 보완하는 캐패시터 DAC의 구조를 제안하였다. 또한, 브릿지 캐패시터의 변화로 인한 성능 저하를 막 기 위해 브릿지 캐패시터 calibration을 하였으며 monte carlo 모의 실험 결과를 통해 성능이 향상되었음을 검증하였다.
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Abstract
Design of SAR ADC Based on Capacitor Mismatch Analysis
Han-Sol Park Department of Electrical and Computer Engineering The Graduate School Seoul National University
This paper analyzes the impact of capacitor mismatch on successive approximation register analog-to-digital converter and proposes SAR ADC with capacitor digital-to-analog converter based on analysis of capacitor mismatch.
The capacitor mismatch is inversely proportional to the square root of the capacitor area. In order to reduce the capacitor mismatch, the capacitor area must be increased, which increases the power consumption. Therefore, determining the size of the capacitor DAC is very important for the SAR ADC design and it is important to find the optimized value through analysis.
This paper calculates the minimum capacitor size that the DNL due to the mismatch of each capacitor in the capacitor DAC is less