Retention 특성

4. 결과 및 논의

4.2 IGZO TFT 기반 전하저장형 시냅스 가중치 거동

4.2.2 Retention 특성

𝛥𝑄 = 𝐼

_{𝑙𝑒𝑎𝑘𝑎𝑔𝑒}

× 𝑡

_{𝑟𝑒𝑡𝑒𝑛𝑡𝑖𝑜𝑛}

= 𝐶

_{𝑠𝑦𝑛𝑎𝑝𝑠𝑒}

× 𝛥𝑉

𝑠𝑡𝑒𝑝.𝑟𝑒𝑡𝑒𝑛𝑡𝑖𝑜𝑛

(13) 𝛥𝑉

𝑠𝑡𝑒𝑝.𝑟𝑒𝑡𝑒𝑛𝑡𝑖𝑜𝑛

= 𝑉

_{𝑠𝑡𝑒𝑝}

× (1 − 1 𝑒 ⁄ ) ≈ 0.003 × 0.6321 = 0.0019 (14) 𝑡

_{𝑟𝑒𝑡𝑒𝑛𝑡𝑖𝑜𝑛}

= (𝐶

_{𝑠𝑦𝑛𝑎𝑝𝑠𝑒}

⁄ 𝐼

_{𝑙𝑒𝑎𝑘𝑎𝑔𝑒}

) × 𝛥𝑉

𝑠𝑡𝑒𝑝.𝑟𝑒𝑡𝑒𝑛𝑡𝑖𝑜𝑛

(15)

제작한 커패시터의 정전용량은 C-V 측정으로 쉽게 얻을 수 있고, 시냅스 누설전류 또한 앞서 측정회로를 통해 IGZO TFT와 커패시터 각각의 값을 얻을 수 있다. 이 것을 바탕으로 제작한 커패시터의 재료적 특성을 활용하여 구성한 시냅스의 Retention time을 예측할 수 있다.

제작한 시냅스의 예상 Retention time은 >2s 이상으로 5T-1C 동작검증에 문제가 없는 수준임을 확인하였다. (Figure 4.2.2.3)

그리고, 제작한 IGZO TFT의 누설전류 수준에서 1s 이상의 Retention time을 확보하기 위해서는 1pF의 커패시터 정전용량이 필요함을 확인했고, 다른 연구 그룹의 IGZO TFT의 경우 보다 우수한 낮은 누설 전류 수준을 보이며 DRAM 커패시터 정전용량 수준으로 알려진 10fF에서도 1s 이상의 충분한 Retention time 확보가 가능할 것으로 예상된다. (Figure 4.2.2.4)^[30][31]

Figure 4.2.2.1 | Leakage current 측정용 2T-1C 회로 VD_Read

VD_PGM N1 N3

Storage Node VG_PGM

GND

Figure 4.2.2.2 | HfO2 절연체 기반 커패시터 누설전류 단위 면적당 누설전류, b. 단위 정전용량당 누설전류 100 1000 10000

10^-20 10^-19 10^-18 10^-17 10^-16 10^-15 10^-14

Capacitor Leakage [A/um^2]

Leakage current [A/um^2]

Capacitor Area [um^2]

a. b.

100 1000 10000 10^-20

10^-19 10^-18 10^-17 10^-16 10^-15

10^-14 Leakage/Capacitance [A/fF]

Leakage/Capacitance [A/fF]

Capacitor Area [um^2]

Figure 4.2.2.3 | IGZO TFT 기반 시냅스 Retention 100 1000 10000

10⁰ 10¹ 10² 10³ 10⁴

10⁵ 1V Retention [s]

3mV Retention [s]

Retention [s]

Capacitor Area [um^2]

Figure 4.2.2.4 | IGZO TFT 누설전류 수준별 예상 Retention

10

^-24

10

^-23

10

^-22

10

^-21

10

^-20

10

^-19

10

^-18

10

^-17

10

^-16

10

^-15

10

^-14

10

^-3

10

^-2

10

^-1

10

⁰

10

¹

10

²

R e te n tio n [s ]

Transistor Leakage [A/um]

10 fF 30 fF 50 fF 100 fF 500 fF 1 pF 10 pF 50 pF 100 pF

CAAC-IGZO

< 1E-23A/um (SEL, 2019)

: DRAM 예상치 a-IGZO

~3xE-19 A/μm (IMEC, 2020)

: 5T-1C 면적 감안 예상치

This work, a-IGZO

~2.5xE-16 A/um

5. 결 론

이번 연구에서는 DNN 학습용 시냅스 소자의 요구사항으로 연산기능인 선형적이고 대칭적인 업데이트 특성이 중요하고, CMOS기반 전하저장형 시냅스 소자는 이를 만족하지만 높은 CMOS 트랜지스터 누설전류로 Retention 요구사항 만족을 위해서는 큰 정전용량이 필요하여 합리적인 수준의 소자 크기 축소가 어려운 문제 상황을 해결하고자 하였다. 그리고 탁월하게 낮은 누설전류 수준을 보이는

IGZO TFT를 활용하여 CMOS 트랜지스터를 대체하기 위한 대안

구조를 제시하고 이를 웨이퍼로 구현하여 동작을 검증하였다. 그 결과 IGZO TFT를 활용한 5T-1C 구조에서 Potentiation과 Depression 업데이트 동작이 정상적으로 수행됨을 확인했고, 업데이트 전류 관점에서 분석해보면 높은 선형성과 대칭성이 달성 가능함을 확인했다.

제작한 IGZO TFT의 누설전류 수준을 측정했고, 이 것을 바탕으로 Retention 요구사항을 달성하기 위한 필요 정전용량을 분석했다. 그리고 다른 연구그룹의 사례를 바탕으로 추가적인 누설전류를 개선하는 경우 Retention 요구사항을 달성하기 위한 필요 정전용량이 DRAM 수준까지 축소가 가능함을 확인하였다.

그러나, 시냅스 커패시터 소자 축소는 커패시터 자체의 개선을 통해 구현될 수도 있고, IGZO TFT의 입력 펄스당 업데이트 전류 량이나, 시냅스 동작 상황에서 트랜지스터 정전용량 등의 기생성분의 영향 등 다양한 소자 및 동작 구성요소들의 조합에 영향을 받는다. 이에 대한 추가 연구를 통해 학습 정확도와의 상호 작용을 분석하여 시냅스 커패시터 소자 축소 가능성을 논할 필요가 있다.

또한, Array에서 동작이 가능한 지에 대하여 본 연구에서 레이아웃으로 구현하였으나, 물리적 시간의 한계로 아직 테스트하지 못 하였다. DNN 연산 가속기에서 MAC 연산에 필요한 파라미터 수는 수 만개 이상이다.^[32] 이 점에서 IGZO TFT는 디스플레이와 같은 대규모로 병렬화 된 회로에서도 제작이 가능하다는 것이 이미 산업에서 증명되어

한편, IGZO TFT를 활용하면 누설전류가 높은 CMOS 소자의 단점으로 어려움을 겪는 인공 신경망 가속 연산용 회로들을 개선할 수 있을 것이 기대되며, 다양한 연구들이 진행되고 있다.[33][34][35][36]

디스플레이 반도체에서의 성공을 넘어 Logic 및 Memory 반도체에서 IGZO 트랜지스터를 활용하기 위해서는 소자 안정성 개선, 수소나 온도, 수분 등에 대해 민감한 공정 제약조건의 완화 등이 필요하다.[37][38][39]

다양한 재료에 대한 이해와 연구를 통해 실리콘 기반의 반도체 산업 한계를 극복하고 AI 반도체 등의 확장된 어플리케이션 요구사항에 대응할 수 있을 것이 기대된다.^[40]

감사의 말

이 연구는 삼성전자 주식회사와 정부(과학기술정보통신부)의 재원으로 한국연구재단-지능형반도체선도기술개발사업의 지원을 받아 수행된 연구임. (과제번호: 2020M3F3A2A01081240)

IGZO TFT와 커패시터 소자 제작 및 특성개선 활동을 위해 삼성종합기술원의 연구시설을 활용했고, 무기소재Lab과 협업하였습니다.

연구에 많은 지도와 도움을 주신 김상욱, 이광희, 정문일, 양지은 박사님, 김은태 연구원님과 박성준 Lab장님께 감사드립니다.

시냅스 소자 동작 측정을 위해 고려대학교 전기전자공학부 이형민 교수님 연구실에서 Arduino MCU Board 및 상용 소자를 활용해 측정용

Board를 제작해 주셨습니다. 연구에 도움을 주신 강민일 연구원님께

감사드립니다.

제작한 소자의 측정 환경을 구성하고 측정 데이터 수집 및 결과 분석을 위해 본 연구실의 원종운, 노영채, 박예지 연구원님과 협업하였습니다. 시냅스 소자 측정 환경 구성에 원종운 님, 누설 전류와 기초 소자 특성 데이터 수집 및 분석에 노영채 님, 기초 소자 특성 데이터 수집 및 분석에 박예지 님께서 깊은 토론 및 도움을 주셨고, 감사드립니다.

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Abstract

Charge-storage synapse using In-Ga-Zn-Oxide Thin Film

Transistor for training Deep Neural Network

Sangjun Hong Materials Science and Engineering Major The Graduate School Seoul National University

The CMOS-based charge storage synapse structure using silicon transistors and capacitors enables linear and symmetric weight updates, unlike the non-volatile element-based resistance-variable synaptic structure. It is known that a level of learning accuracy has been achieved. However, the CMOS-based synapse has a problem in that the learned weights are lost due to the leakage current of the transistor, so the learning accuracy decreases, thus it is difficult to reduce the size of the capacitor.

In this study, a charge storage type synapse with a new structure was proposed and fabricated using an IGZO TFT with low leakage current to have a linear and symmetric weight update characteristic.

In addition, the IGZO TFT leakage current level, which can reduce the area of a reasonable capacitor, was proposed and compared with the capability of the manufactured device. As a result, 3mV/step depression operation was verified in the 2T-1C structure using IGZO TFT, and the leakage current level of the manufactured IGZO TFT