FFH/BFSK 시스템 송신부용 DDS 설계 및 성능평가에 관한 연구

工學 碩士 學 位論文

FFH/ BFS K 시스템 송신부용 DDS 설계 및 성능평가에 관한 연구

A S tudy on Des ig n and Performance Ev aluation of the DDS for the T rans mitter of the FFH/ BFSK Sy s tems

指導敎授 趙 炯 來

2000 年 2 月

韓國海洋大學校 大學院 電波工學科

李 斗 石

本 論文을 李斗石의 工學碩士 學位論文으로 認准함 .

委員長 : 工學博士 金 東 一 印 委 員 : 工學博士 閔 庚 植 印 委 員 : 工學博士 趙 炯 來 印

2000 年 2 月

韓國海洋大學校 大學院 電波工學科

李 斗 石

차 례

A bs tract ii

Nom encla ture iii

제 1 장 서 론 1

제 2 장 F F H- S S의 이론적 고찰 3

2- 1 주파수도약 방식 3

2- 2 F F H/ BF S K 시스템의 송신부 6

2- 3 PN 코드 10

2- 4 주파수 도약율과 주파수 수의 결정 14

2- 5 PLL의 동기 시간(lock tim e) 19

2- 6 DDS와 PLL의 비교 22

제 3 장 DDS의 이론적 고찰 24

3- 1 DDS의 기본 이론 24

3- 2 DDS 동작 분석 28

제 4 장 회로설계 및 성능평가 34

4- 1 주파수 합성기부 설계 34

4- 2 성능 평가 및 분석 36

제 5 장 결 론 44

참 고 문 헌 45

A bs trac t

T he global trends of mobile com m unication s ys tem is m oving tow ard digitizing, high- s peed, and larg e- capa city. T o utilize the lim ited frequency - res ource efficiently, in addition, the s pread s pectrum s ys tem is ma inly us ed. T he s prea d s pectrum s ys tem s are clas ified into direct- s equence and frequency- hopping. T his thes is is concerned w ith frequency s ynthes izer in the F F H(F as t F requency Hopping) s ys tem . T he F F H s ys tem requires the characteris tics of hig h- s peed and low - nois e. Mos t of the frequency s ynthes izers ha ve adopted the P LL(Phas e Lock Loop), w hich has m any problem s s uch as phas e- nois e, hig h- cos t, and s ize. Becaus e the VCO is the analog device, it is the m ain caus e of nois e in the PLL. S ince the DDS (Direct Digital S ynthes izer) is a dig ital dev ice, it is pos s ible to m inim ize the dis advantag e of the PLL.

In the F H s ys tem us ing the PLL, the m ain lobe of the dehopped carrier s pectrum is tw ice hopping carrier bandw idth by the bala nced m odula tion. In this thes is , therefore, by adopting the direct m odulation s ys tem us ing the DDS , the dehopped carrier bandw idth becam e equal to the hopping ca rrier bandw idth. T hus , the a vailable num ber of the channels are increas ed in the infinite RF ba ndw idth and the perform ance of the bit error ra te is im proved.

F urtherm ore, the frequency s ynthes izer for the trans m itter of the F F H s ys tem w as des igned us ing DDS a nd the s ys tem w as ex perim ented.

T he RF bandw idth is 5 MHz, the hopping rate is over 1 Mhps , frequency s tep is 25 KHz, and the data rate is 1 Mbps . T hen, it w as confirmed that the param eters can be eas ily chang ed by prog ram m ing the control data of DDS w ithout deg rading the perform ance. T hes e

N ome nc lature

Gp : proces s ing g ain

fo : hopping carrier

T _h : hopping interval

Pe : error rate

p : error probability

J : num ber of jam m ed channels

N : num ber of channels available to the frequency hopper

c : num ber of chips

fC L K : clock frequency

fou t : frequency output

T _s : s am pling tim e

Falias : alia s ed frequency output

제 1 장 서 론

최근 이동통신은 일상생활에서 없어서는 안될 정도로 눈부신 발전을 거 듭해왔다. 이러한 시대적 흐름에 편승하여 우리 나라에서도 대역확산통신 을 통한 무선 통신의 세계화를 실현시키고 있다. 또한 이동통신분야에서도 다른 통신분야와 마찬가지로 디지털화가 이루어지고 있다. 이러한 디지털 화는 단말기의 소형화뿐만이 아니라 높은 통화품질 및 멀티미디어 서비스 와의 호환성, 주파수자원의 낭비를 줄일 수 있다는 점에서 큰 장점을 지니 고 있다.

대역확산(s pread s pectrum ) 통신이란 전송 시 신호의 대역을 확산시켜 전력스펙트럼 밀도를 낮춘 후 전송하며, 수신단에서는 거의 백색잡음 레벨 혹은 그 이하의 레벨로 수신되어, 송신시 대역을 역확산 시켜 전력스펙트 럼 밀도를 커지게 한 다음 복조를 행하여 원하는 정보를 검출해내는 방식 이다. 이러한 대역확산 방식에는 직접시퀀스(Direct S equence) 및 주파수도 약(F requency Hopping)의 두 가지가 있으며, 현재 직접시퀀스 방식을 이용 한 셀룰라, PCS , 무선 데이터 등의 서비스가 이루어지고 있다. 한편 주파 수도약 방식을 적용한 서비스로는 전통적으로 군의 무선시스템과 흔히 T RS (주파수공용 통신 ; T runked Radio S ys tem ) 시스템에 그리고 건물 내 고속통신 및 코드리스 폰(Cordles s telephone)에 사용되고 있다[1],[2],[3].

전 세계적인 통신의 추세는 앞에서도 언급한 디지털화와 더불어 서비스 의 다양화, 고속화 그리고 대용량화를 요구하고 있다. 이러한 추세에 편승 하여 고속 주파수도약 방식의 시스템에 관한 연구가 많이 이루어지고 있 다. 무엇보다도 고속 주파수도약 방식을 충족시키기 위해서는 고속 주파수 합성기의 역할이 중요하다. 종래의 주파수 합성기에는 위상동기루프(PLL ;

P has e Lock Loop)가 그 대부분을 차지했지만, 고속 주파수 도약시스템을

설계하는 경우, PLL의 s ettling tim e의 설정과 요구되는 RF대역폭 등의 설 계사양을 만족시키기가 어려우며 평형변조기 사용에 의한 회로의 복잡성으 로 인한 제약이 따르게 된다. 그러나 최근 직접디지털 주파수합성기(DDS ; Direct Dig ital S ynthes izer)의 개발로 위상동기루프의 여러 가지 문제점을

아날로그 VCO을 사용하지 않기 때문에 거의 클럭의 위상잡음과 동일한 위상잡음을 구현할 수 있다. 클럭 주파수는 고정이므로, 광대역 위상동기루 프를 사용하여 발진 클럭을 얻을 수 있다. 따라서, 클럭의 위상 잡음은 매 우 낮게 얻을 수 있다. 그리고 매우 정밀한 주파수 스텝, 매우 빠른 채널전 환 특성 그리고 디지털영역에서 출력신호를 직접변조가 가능하다[4],[5],[6].

본 논문에서는 제 2 장에서 대역확산 통신 시스템의 기본적인 이론을 설명하고, 고속 주파수도약 시스템을 고찰한다. 제 3 장에는 이 논문의 핵 심 부품인 직접 디지털 주파수 합성기(DDS )의 기본 이론과 특징을 성명하 고 위상동기루프(PLL)와 비교를 하였다. 제 4 장에서는 직접디지털 주파수 합성기(DDS )를 이용하여 고속 주파수도약 시스템의 주파수 합성기부를 설 계, 제작하고 성능을 평가하였다. 제 5 장에서 본 논문을 요약하고 결론을 맺었다.

제 2 장 F F H- SS의 이론적 고찰

2- 1 주파수도약 방식

주파수도약(frequency hopping ) 방식은 재밍 신호를 상관 과정에서 확 산하거나 제거하는 것이 아니라 RF 변조된 신호를 일정한 대역폭 내에서 빠르게 움직여 도약하는 것으로 군의 무선시스템과 흔히 T RS (주파수공용 통신 ; T runked Radio S ys tem ) 시스템에 그리고 건물 내 고속통신 및 코 드리스 폰(Cordles s telephone)에 사용되고 있다[7]. 주파수도약 방식의 주 파수의 도약형태는 적이 예측할 수 없도록 PN 코드 발생기로 조정하여 빠 른 속도로 움직이므로 신호를 추적하기 어렵다. 그림 2- 6은 주파수도약 형 태를 나타내고 있다. 그림 2- 6에서와 같이 어느 한순간의 짧은 시간동안만 한 주파수가 선택되어 출력되고 다음 순간에는 다른 주파수로 도약하여 출 력된다[8],[9].

주파수도약 방식에는 저속 주파수도약(S F H ; S low F requency Hopping )과 고속 주파수도약(F F H ; F a s t F requency Hopping)으로 구분된 다. 저속 주파수도약은 도약율(hopping rate)이 보내고자 하는 정보 비트율 보다 느린 경우를 말하며, 고속 주파수도약은 도약율이 정보 비트율 보다 같거나 빠른 경우를 말한다. 주파수도약에서 중요한 파라미터는 출력시간 이다. 만약 출력시간이 짧으면 짧을수록 재밍신호의 영향이 적어진다. 그림

2- 1과 같이 주파수 도약 방식은 주로 PN 코드 발생기와 주파수합성기로

구성된다. 정보신호는 변조된 다음 믹서에서 PN 코드 발생기에 의해 제어 되는 주파수합성기의 출력신호와 혼합되어 출력된다. 수신기에서는 송신때 사용한 PN 코드와 동기가 이루어져 발생된 주파수합성기의 출력신호와 혼 합되어 복원된다[9].

그림 2- 1. 주파수도약 형태의 블록다이어그램

F ig. 2- 1. Block diagram of frequency hopping w a veform s .

그림 2- 2. 주파수도약 시스템의 블록 다이어그램

F ig. 2- 2. Block diagram of frequency hopping s ys tem .

2- 2 F F H/ BF S K 시스템의 송신부

고속 주파수도약(F F H) 시스템은 정보 비트율보다 같거나 빠른 경우를 말한다. 즉, 데이터 비트당 1홉 이상(T/T _h 1 )이 되는 경우를 말한다. 그

림 2- 4에서는 고속 주파수도약 시스템의 주파수도약 형태를 보여준다. 고

속 주파수도약 시스템의 전체 출력 주파수{fo, fo + f, ,fo + (J- 1) f }는 J개가 나오게 되며, T h의 각 홉당 출력 주 파수는 총 J개의 주파수중 하나가 출력된다. 여기서 f 는 주파수 분리 (frequency s eperation)를 나타내는데 이것은 도약 캐리어간의 최소 주파수 간격을 말한다. 주파수 분리는 보통 f = 1/Th 과 같이 선택하는데, 그 이유는 신호의 형태가 직교하기 때문에 특히 비동기방식에서 좋은 성능을 가질 수 있기 때문이다. 또한 이 그림에서 도약율은 3 hop/ s ec (T = 3T _h )가 된다[3],[10].

그림 2- 3은 F F H/ F S K의 송신부 블록 다이어그램을 나타낸다. 이 그림

에서 F S K변조에서 x (t)의 신호가 출력되며, x (t)의 신호 형태는 다음과 같

다.

x(t) =

{

cos ( 2^{cos ( 2} (^{f ' t}f ' ^),+ f)t), ^ifif^{data bit}data bit⁼= ⁰1

(2- 1)

이 신호는 믹서에서 주파수합성기로부터 출력된 y(t) 신호와 혼합된다.

주파수합성기의 출력은 j bit의 PN 코드 발생기의 제어를 받아 매 T _h초 마다 변하게 된다. 그러므로 주파수합성기의 출력 y(t)는 2^j의 조합의 서 로 다른 주파수로 출력된다. 믹서부에서 혼합된 신호는 대역통과필터에 의 해서 필터링 된다. k번째 도약동안 주파수합성기 출력 신호의 형태는 다음 식과 같다.

y(t) = 2A cos( 2 (fg + ik f)t + k), for kT h < t < (k+ 1)T h

(2- 2)

여기서 i_k {0, 2, , 2( 2^j- 1)}^이며, f_g는 일정한 주파수, 그리고

k 는 위상이다. i_k의 값은 PN 코드의 j 비트에 의해서 결정된다. 이러한 출력은 믹서에서 혼합되며 대역통과필터에 의하여 출력은 제한된다. 다음

식은 k번쩌 홉의 대역통과필터를 통과한 출력신호를 나타낸다.

s(t) = 2A cos( 2 (f_o+ i_k f + b_k f)t + _k), for kT_h < t < (k+ 1)T_h (2- 3)

여기서 b_k {0, 1}은 kT_h <t < (k+ 1)T_h 동안의 데이터 값이며,

f_o= f' + f_g이다. 그러므로 발생 가능한 주파수는

{f_o, f_o + f, ,f_o + (J- 1) f }가 되며, 총 J= 2^{j+ 1} 개의 주 파수가 도약한다. 주의 할 것은 어떤 도약에서 다른 도약까지 위상 _k가 변화할지도 모른다. 이것은 모든 2^j개의 주파수도약 동안에 같은 위상을 유지하기가 매우 어렵다는 것을 의미한다.

고속 주파수도약 신호는 각 홉에서 일정한 대역폭을 갖는다. 그러므로

전체 J개의 주파수 발생동안 차지하는 대역폭은 다음과 같다[10].

B_{F F H} J f H z (2- 4)

여기서 데이터 대역폭을 1/ T Hz라 놓으면 처리이득(proces s ing g ain)은 다 음 식과 같다[4],[8],[9].

Gp = sign al ban dw idth

2(baseban d m essage ban dwidth) = J f

2/T = JT

2T (2- 5)

그림 2- 3. F F H/ F S K의 송신부 블록 다이어그램 F ig 2- 3. Block diagram of F F H/ F S K T rans m itter.

그림 2- 4. F F H 시스템의 출력 파형 F ig. 2- 4. W aveforms of F F H s ys tem .

2- 3 PN 코드

재생이 가능하면서 랜덤 시퀀스와 유사한 특성을 보이는 신호를 사용 하는데 이를 P N (Ps eudo random Nois e) 시퀀스라 한다. 이 PN 시퀀스는 다음과 같은 특징을 가지고 있어야 한다.

1) 반복주기가 충분히 길다. 반복주기가 무한히 길면 랜덤 시퀀스 (random s equence)이다.

2) 한 주기 속에 0 과 1 의 개수가 비슷하다.

3) run 길이가 1 인 부분이 1/ 2, 2 가 1/ 4, 3 이 1/ 8, ··· 이다.

4) 한 주기 속에 각 s equence 간에 cros s - correla tion이 매우 작다.

5) 작은 s equence 조각으로 전체 s equence를 재생할 수 없다.

6) 적절한 재생 알고리듬에 의해서 재생이 가능하여야 한다.

이러한 특징을 대체로 만족하는 선형 궤한 쉬프트 레지스터(LF S R ; Linea r F eedba ck S hift Regis ter)의 간단한 쉬프트 레지스터 발생기(S S RG

; S im ple S hift Regis ter Generator) 블록 다이어그램은 그림 2- 5와 같다 [4],[10].

쉬프트 레지스터는 각 클럭 펄스(clock puls e)에 따라 오른쪽으로 한 비 트(bit)씩 이동되는 2진 저장 소자로 구성되어 있다. 이 레지스터의 특성은

2진(0,1) 계수 a_k가 선형으로 조합되어 있으며 첫 번째 단계(s ta ge)로 궤

환되어 있다. 그때 2진 코드 시퀀스(s equence) Cn 은 다음 수식으로 표현 된다[10],[11].

C_n=

r

k= 0a_kC_{n- k} 이진가산기 : Modu lo- 2adder: (2- 6)

이 상태(s tate)들의 주기적 순환은 초기 상태(initia l s tate)와 계수a_k에 의해 결정된다. 쉬프트 레지스터 발생기는 시퀀스를 발생하는데 이 시퀀스 는 레지스터의 길이, 궤환 탭(feedback ta p)의 연결 방법과 초기 조건에 의

해 달라진다. 이러한 조건 때문에 출력에는 다음 두가지 형태를 가진 시퀀 스를 발생한다; 최장 시퀀스(MLS : m ax im al length s equences )와 비 최장 시퀀스(nonm ax ima l length s equences ). 최장 시퀀스(MLS )에서 만약 S RG(s hift reg is ter generator)가 r개의 단계를 가지면 그 시퀀스 길이는

2^r- 1이 된다.

이 최장 시퀀스(MLS )는 다음과 같은 성질을 갖는다.

1) S S RG의 탭(tap)의 수가 홀수이면 MLS는 발생되지 않는다.

2) 만약 시퀀스{a}와 {b}가 선형 쉬프트 레지스터 발생기(LS RG ; linea r s hift regis ter generator)의 두 출력 시퀀스라면 그때 2진 덧셈 {a}

+ {b}도 역시 LS RG의 출력이 된다.

3) 최대 S RG 시퀀스를 적당한 위상으로 변화시키면 이 시퀀스는 원래 의 시퀀스를 몇번 이동시킨 것과 같아진다.

또한 MLS는 아래와 같은 의사 랜덤 성질을 갖는다.

1) 각 시퀀스 주기에서 +1의 개수와 0의 개수와의 차이는 적어도 1이 하.

2) 각 시퀀스 주기에서 +1이나 0의 연속행렬은 한 개인 것이 1/ 2주기 만큼의 개수이고, 두 개인 것이 1/ 4주기 만큼의 개수이고 세 개인 것은 1/ 8주기를 가진다.

3) 만약 시퀀스 {C_n }이 1과 0으로 이루어져 있으면 - 1과 +1로 이루 어진 시퀀스 {C '_n}은 다음으로 정의된다.

C '_n = 1 - 2C_n (2- 7)

이 시퀀스 {C '_n}에 대한 자기상관(a utocorrelation) 함수 R_{c '}( )는 다음 과 같이 정의된다.

R_c'( ) 1 N_c

Nc

k= 0C '_kC '_k+

=

{

^{- N11}c ^{= 0, N, 2N,ㆍㆍㆍㆍ}

othewise

(2- 8)

여기서 N_c= 2^r- 1 이다. 이 시퀀스 파형의 자기상관 함수는 전력 스펙트 럼을 결정하는 요소이기 때문에 대역확산 스펙트럼에서 성질 3)이 가장 중 요하다[15].

대역확산 시스템에서 일반적인 PN 시퀀스를 사용하면 다음과 같은 성 질을 갖게 된다.

1) 시퀀스 C '_n의 부분상관(partial correlation)은 전주기 보다 훨씬 더 작다.

(w; j, )

j+ w- 1

n= j C 'nC 'n+ (2- 9)

(w) = _j,^{m a x} | (w;j, ) | N_c = 2^r- 1 (2- 10)

2) 다른 코드들 사이의 상호상관(cros s - correlation)은 매우 작다.

Rc' c' '( )

N_f

k= 1C 'k C ' 'k+ (2- 11)

는 의 모든 값에 대해 Nc 보다 작다[4],[10].

그림 2- 5은 단수가 12단이며, 4095의 부호길이를 갖는 선형 쉬프트 레지

스터이다. 최장 결선 탭은 [12, 9, 3, 2]이다. 그림 2- 6은 그림 2- 5를 시뮬레 이션 한 선형 쉬프트 레지스터의 출력이다. 클럭의 주파수는 1 MHz이다.

그림 2- 5. 12단 선형 쉬프트 레지스터 F ig . 2- 5. 12 s tage of linear s hift reg is ter.

그림 2- 6. 12단 선형 쉬프트 레지스터의 시뮬레이션

F ig . 2- 6. 12 s tage of linear s hift reg is ter s im ulation.

2- 4 오율과 주파수 수의 결정

주파수도약 시스템에서 사용 가능한 최소 주파수 변환율(m inim um frequency s w itching rate)은 다음의 파라미터들에 의해서 결정된다.

1) 전송되는 정보형태 및 정보 전송율 2) 사용된 용장도(redundancy)양 3) 가장 근접한 간섭원까지의 거리

주파수도약 시스템에서는 사용 가능한 주파수가 많아야만 한다. 이것은 일반적인 대역확산 시스템의 처리이득(proces s ing g ain)은 전송된 확산신호 의 고주파 대역폭을 기저대역 채널상의 정보율로 나눈 것으로 나타내지만, 주파수도약 시스템에서의 처리이득은 사용 가능한 주파수 선택 수와 같기 때문이다. 예를 들어 채널이 인접해 있지 않을 때 1000개의 주파수를 선택 할 수 있는 주파수도약 시스템은 30 dB의 처리이득을 가지며, 이것은 모든 채널 상에서 고른 잡음 분포를 갖기 때문에 잡음 전력이 원하는 신호의 1000배가 되어야 통신 방해가 가능해진다는 말이다[4],[10],[11].

일반적인 대역확산 시스템

처리이득 = G_p = W_{R F}

R_{In f o} (2- 12)

주파수도약 시스템

처리이득 = G_p = WR F

RIn f o

= 사용가능한 주파수 선택수 (2- 13)

송신 데이터 용장도가 없는 단순한 주파수도약 시스템에서 오율(error

rate)은 J/N 이다. BF S K가 사용되는 주파수도약 시스템의 오율은 다음

식과 같다[4],[13].

Pe =

c

x= r

(

^cr

)

^{pxq(c- x) (2- 14)}

여기서,

p : 1회 실행 시 에러 확률 = J/ N J : 재밍된 채널 수

N : 주파수도약 시스템의 사용 가능한 채널 수

q : 1회 실행 시 에러가 없는 확률 = 1 - p

c : 칩의 수

r : 비트 에러를 유발시키기 위한 판단에 필요한 틀린 칩수

BER을 줄이기 위해서는 용장도가 증가되어야 하는데 이것은 시스템 파 라미터들에 의해 좌우된다. 분명한 것은 비트 당 보다 많은 수의 칩이 보

내질수록 BE R은 떨어진다. 그림 2- 5와 같이 기존의 PLL을 이용한 평형변

조를 하였을 경우는 데이터가 1 Kbps로 전송되고 대역폭이 10 MHz로 한 정된다고 하면, 주파수도약에 의한 반송파의 스펙트럼은 2 KHz의 주 로브 대역폭을 갖게 된다. 그러므로 만약 사이드 로브를 무시하여 중첩에 의한 상호간섭을 생각하지 않는다면 10 MHz / 2 KHz = 5000개 주파수가 사용 이 가능해진다[13],[14].

만약 주파수도약 시스템의 설계 사양이 간섭 대 신호비가 100 : 1 일 때 오율이 1 10^{- 3}이며, RF 대역폭이 30 MHz, 채널상의 대역폭을 12.5

KHz, 그리고 5개의 chip으로 전송한다고 가정하자. 이때 기존의 PLL을 이

용한 평형변조 방식에서의 오율을 구해보면 다음과 같다. 5000채널 중 100 개에 간섭 전력이 존재하고, 송신 채널상의 대역폭이 25 KHz가 중복되지 않고 사용 가능한 채널은 30 MHz / 25 KHz =1200 개이다. 여기서 100 : 1의 간섭비에 의하여 J/ N = 100 / 1200 = 0.083이 된다. 이것은 사용 가능

한 1200개의 채널 중 100개의 간섭이 내재 하므로 1채널에는 0.083의 간섭

이 존재할 확률이 된다. 따라서 오율을 식(2- 8)을 이용하여 계산하면

이것은 처음 가정한 100 : 1의 간섭 대 신호비의 오율 1 10^{- 3}에는 못 미친다. 오율을 만족시키는 J/ N은 0.047 이하의 값이어야 한다. 이 값은

100 / 0.047 = 2128개의 채널을 최소로 필요로 한다. 따라서 이경우의 정보

비트당 5 chip으로 구성되는 수신단의 RF 대역폭은 25 K H z 2128 =

53. 2 MH z가 된다.

그러나, 그림 2- 5와 같이 DDS를 이용한 디지털 영역에서 직접변조가

이루어지는 경우 BF S K 신호를 PN 코드 신호와 E X- OR시켜 ROM의 프로 그래밍에 의하여 직접 DDS의 주파수 제어단으로 입력하기 때문에 송신 채널상의 대역폭과 수신 채널상의 대역폭이 동일하게 된다. 사용가능한 주 파수가 두배로 늘어 난다. 그러므로 위의 예와 같은 경우 사용 가능한 주 파수의 수는 30 MHz / 12.5 KHz = 2400개의 주파수가 된다. 100 : 1 간섭 비에서 J/ N = 100 / 2400 = 0.042 되며 사용 가능한 2400개의 채널 중

100`개의 간섭이 내재 하므로 1채널에는 0.03이 간섭이 존재할 확률이된다.

따라서 오율은 6. 644 10^{- 4}이다.

이것은 처음 가정한 100 : 1의 간섭 대 신호비의 오율 1 10^{- 3} 보다 좋은 성능을 보인다. 또한, 1 10^{- 3}을 만족하는 최소 대역폭 다음과 같이

설계사양 30 MHz의 대역폭을 만족하는 26.6 MHz의 RF 대역폭을 필요로

하게 된다.

앞에서 나온 결과에서 기존의 평형변조 방식에서 오율을 만족시키기 위 해서는 다음과 같은 조건들을 적절히 절충해야만 한다.

1) J/ N을 더 작게 하여야 한다.

2) 최소 RF 대역폭을 크게 한다.

3) 채널 수를 적게 한다.

4) Chip 수를 증대시킨다.

그러나, DDS를 이용한 직접변조에서는 DDS의 주파수 분해능이 종류에 따라 마이크로 초에서 나노 초의 극히 빠른 스위칭 속도를 가지며, ROM 프로그래밍에 따라서 아주 유연하게 주파수 간격을 조정 할 수 있기 때문 에, 한정된 대역폭 내에서 칩 수를 증가시키거나 채널 수를 줄이지 않아도

된다. 또한 디지털 소자이기 때문에 잡음은 거의 기준 발진기에 의한 소자 잡음이거나 DAC에 의한 잡음이 대부분이다[15].

그림 2- 7. 변조방식에 따른 대역폭

F ig. 2- 7. Bandw idth of modulation m ethod.

오율과의 관계를 나타낸다. 점선은 기존의 PLL을 이용한 평형변조 방식을 사용할 때의 오율이며, 실선은 DDS를 이용한 직접변조 방식을 사용할 때 이다. 시뮬레이션 결과에서 대역폭의 감소로 인한 오율의 성능향상을 볼 수 있다. 또한 칩 수에 따른 오율의 성능향상을 볼 수 있다.

그림 2- 8. 멀티 칩 전송 시 변조방식에 따른 J/ N에 대한 오율

F ig . 2- 8. E rror rate vers us fraction of channels J/ N for m odulation m ethods in m ulti- chip trans mis s ion.

2- 5 PLL의 동기 시간(lock t im e)

그림 2- 9. PLL의 블럭 다이어그램

F ig . 2- 9. PLL block diag ram .

그림 2- 10. 3차 루프 필터(loop filter)

그림 2- 9는 P LL의 기본적인 블록 다이어그램이며, 그림 2- 10는 루프 필터(loop filter)의 간단한 회로도이다. 기존의 PLL을 사용하여 설계 할 경 우, 본 논문의 도약율 1 Mhps를 만족 시키기는 매우 어렵다. 그것은 동기 시간(lock tim e)이 거의 1 s 값 정도가 되어야 한다. 여기서 동기 시간 (lock tim e)은 연속적인 시간 간략화(continuos tim e approxim ation) 방법 에 따라 식 (2- 15)과 같이 나타낼 수 있다[16].

locktim e =

- ln [ T f2- f1

1 - ²]

n

(2- 15)

여기서,

= R2 c2 2

k k_v

N (c1 + c2 + c3) (2- 16)

n = k k_v

N (c1 + c2 + c3) (2- 17)

위의 식(2- 15)를 이용하여 trans ient res pons e를 구해 보면 다음의 그림

2- 11의 시뮬레이션과 같다. 여기서 단순히 동기 시간(lock tim e)을 단축 시

키기 위하여 주파수 도약 방식에서 중요한 파라미터인 위상잡음을 배제 시 켰다.

그림 2- 11. 과도 응답 시뮬레이션

F ig . 2- 11. tra ns ient res pons e s im ulation.

그림 2- 11의 시뮬레이션 결과 동기 시간(lock time)이 약 1.4 m s ec 로

도약율 1 khps 가 어렵다는 것을 알 수 있다. 인위적으로 동기 시간(lock

time)을 줄이기 위해서 wn을 조정하였다. wn에서 k kv의 값은 통

상적으로 x 10⁴의 값을 가지며, 이것은 소자에 의해 미리 결정된다. 그 러므로 동기 시간을 줄이기 위해서는 분모 값의 c1 + c2 + c3의 값을 최대 한 낮추어야 한다. 그러나 콘덴서의 값들은 수 pF로 한정이 되며, 루프 필 터의 통과대역 및 폴(pole)과 제로(zero)에 영향을 끼쳐 동기가 되지 않을 수도 있다[16].

그림 2- 12. 과도 응답 시뮬레이션

F ig. 2- 12. trans ient res pons e s im ulation.

위 그림 2- 12의 시뮬레이션 결과처럼 동기시간을 조정하기 위하여 인위

적으로 콘덴서의 값들을 줄인 결과 루프 필터의 통과 대역 및 폴(pole)과 제로(zero)에 영향을 미쳐 동기가 되지 못하였다.

2- 6 DDS와 PLL의 비교

DDS는 매우 정확하고 하모닉적으로 순수한 신호를 만들어내는 직접 디지털 주파수합성기로 정의 할 수 있다. 또한 이것은 고 스피드의 디지털 -아날로그 변환기(DA C)와 함께 구성되어 정현파 형태의 아날로그 출력을 갖는다. 고 스피드 클럭과 아주 높은 분해능의 고성능 DAC를 사용하여 극 히 낮은 스퓨리어스 출력을 얻을 수 있다. DDS는 연산적으로 간단한 소프 트웨어의 형태로 디지털적으로 처리되기 때문에 매우 유연한 형태를 가진

다[15].

DDS 기술은 다른 주파수합성기와 달리 독특한 능력을 제공한다. 비록 나이퀴스트 이론(응용 기준 클럭의 1/ 2 주파수까지)에 의하여 제한 받지만, DDS는 주파수 제어 분해능 측면에서 밀리 헤르츠 스텝 간격과 밀리 헤르 츠 혹은 나노 헤르츠에 이르는 위상 제어 분해능을 제공한다. 부가적으로

DDS는 주파수 변화에 따르는 s ettling 시간이 거의 없다. 그 결과 마이크

로 초 혹은 나노 초에 이르는 극히 빠른 주파수 스위칭 속도를 가진다. 모 든 주파수 변화는 연속 위상 방식으로 완벽하게 자동적으로 변화한다. 그 것은 이전 주파수에서 마지막 지점으로부터 동위상으로 연속해서 새로운 주파수로 변화하기 때문이다. 그러므로 신호는 디지털 차원에서 발생되어 아주 정밀하게 조작된다. 주파수나 혹은 위상 제어의 정확성 가지며, F S K

혹은 P S K 즉 주파수 혹은 위상 변조가 가능하다. 만약 원한다면 특정 장

치 혹은 시스템 파라미터에 대한 주파수 대 오픈 루프 보정 데이터를 저장 하기위한 마이크로 프로세서 제어 시스템이 이용될 수 있다. 마이크로프로 세서를 이용하여 간단히 DDS를 제어하여 원하는 다이내믹한 정확한 주파 수를 얻을 수 있다[5],[6],[17].

직접 디지털 주파수합성기(DDS )가 기존의 위상동기루프(PLL)에 비해 가지는 장점.

1) 아날로그 VCO을 사용하지 않고서, DDS는 매우 낮은 위상잡음 - 거

의 클럭의 위상잡음과 동일한 위상잡음을 구현할 수 있다. 클럭 주 파수는 고정이므로, 광대역 위상동기루프를 사용하여 발진 클럭을 얻을 수 있다. 따라서, 클럭의 위상 잡음은 매우 낮게 얻을 수 있다.

2) DDS는 매우 정밀한 주파수 스텝을 제공한다. 누적기의 워드길이를

증가하여 위상증가의 상대 값을 줄일 수는 있으나, 복잡함에 따라 가격도 증가하게 되는 단점이 있다.

3) DDS는 PLL에서와 같이 아날로그 궤환 루프가 아니므로 매우 빠른

채널전환 특성을 나타낸다.

4) DDS는 출력에서 연속적인 위상변화에 의한 채널전환이 가능하므로, 변조기에 따른 중요한 특성을 나타낸다.

제 3 장 DDS 의 이론적 고찰

3- 1 DDS의 기본 이론

DDS의 기본 개념은 디지털영역에서 D/ A변환기를 이용하여 신호를 재

생하고 아날로그 영역에서 필터링하여 파형을 재생시키는 것이다. 그림

3- 1는 DDS의 기본적인 블록 다이어그램이다[18].

그림 3- 1. DDS의 기본 블록 다이어그램

F ig. 3- 1. Block diag ram of DDS .

먼저 위상 누적기(Phas e Accum ulator)로 주파수 제어 워드가 들어가서

0에서 N까지의 단위 스텝으로 카운팅하여 디지털 램프 파형을 재생한다.

그리고 카운터에 의해 생성된 각각의 카운터 값은 사인파형의 샘플에 대응 하는 값을 ROM으로부터 얻는데 이용된다. ROM의 이산적인 출력값은 DAC(Digita l to Analog Conv eter를 거쳐 아날로그 형태로 변환되며, 고차 주파수 성분을 억압하기 위해 필터링한다.

클럭의 고정 주파수 fC L K를 사용하여 출력주파수를 변화시켜야 한다.

카운터에서 사인파형의 한 주기를 적은 횟수만큼 어드레스를 발생시키게 되면 출력되는 주파수는 높게 되며, 그 역으로도 마찬가지가 된다. 카운터 가 가변적으로 즉, P만큼에 의해 증가될 수 있게 할 수 있는데, 이는 누적 기를 통해 구현할 수 있으며, 병렬입력, 병렬출력을 갖는 M-비트 레지지터 에 의해 구동되며, 가산기를 구동하게 된다. 매 클럭 주기마다, P의 값이

Y _R에 가산되며, 그리고 그 결과는 레지스터에 인가된다.

X _R(k) = Y _R(k- 1) + P (3- 1)

이러한 관계는 레지스터가 오버플로워 될 때까지 유지되며, P의 값은 Y R

의 새로운 값에 대한 증가치로 된다.그림 3- 2는 N=3인 ROM과 위상 누적 기의 출력을 나타낸 것이다. 증가치 P는 1이며 레지스터의 출력은 000에서

111로 되고, 사인파형의 완전한 한 주기는 ROM으로부터 추출된다.

즉, 각각의 완전한 주기는 출력위상을 2 / 8만큼씩 증가시킨다. 이제, P

를 2로 증가시키면, 누적기는 110 다음에 오버 플로워 되며, 매 2번씩마다

사인파의 샘플을 ROM에서 읽어낸다. 그리고 출력위상은 2 / 4 만큼씩 변 한다. P=3이면 누적기는 000에서 시작하여, 처음에는 110, 두 번째는 111, 세 번째는 101에서 각각 오버 플로워된다. 따라서 그림 3- 2의 3번째 파형 과 같이 사인파의 세 주기들이 8개의 샘플에 의해 생성된다. 마지막으로

P =4이면 4주기의 사인파가 나이퀴스트-율 생플링에 의해 생성된다.

이러한 원리로부터 DDS에서 생성된 출력주파수는 다음과 같다.

f_{ou t} = P f_{C L K}

2^N (3- 2)

여기서 P/ 2^N 는 정수일 필요는 없다. fou t의 최소값은 fC L K/ 2^{N 이며 최}

값을 선택하게 된다. ROM의 출력은 진폭을 결정하므로 비트의 수는 재생 된 파형의 “양자화 잡음”을 결정하게 된다.

그림 3- 2. DDS의 출력 파형 합성

F ig . 3- 2. S ynthes is of DDS output w av eform s .

DDS에서 f_{C L K} 와 f_{ou t}의 비는 2^N/P 의 유리수이며, 2^N/f_{C L K} 의 주기

는 2^N 클럭과 P출력 사이클을 포함하고 있으므로, P가 홀수이면, 양자화에

러는 2^N/f_{C L K}이며, P가 홀수이면 양자화 에러는 2^{(N- j)}/f_{C L K}이 되며, 여

기서 j는 2^P을 의미한다. 따라서 이러한 에러 파형과 고조파들은 출력스펙 트럼에 스퓨리어스로 나타나게 된다.

일반적인 RF 응용에 있어서는 ROM에서 나오는 출력은 10～12비트의 범위내에서 분해능을 가져야 한다. ROM의 위상스텝들이 DDS의 누적기의 위상스텝들보다 작지 않다면 “위상 단절 에러”는 출력 파형을 왜곡하게 된 다. 이러한 형태의 에러는 물론 주기적이며, 결과적으로 스퓨리어스로 나타 나게 되며, 최악의 경우 반송파에 대해 ( 2^{B- 1} )²로 되며, 여기서 B는 누 적기의 출력 폭과 ROM 입력 폭과의 차이를 의미한다.

그림 3- 3은 DDS의 출력신호 스펙트럼을 나타낸 것이다. 기본파의 신호

발생에서 생기는 영상신호 및 하모닉의 영향에 따라 클럭과의 차 신호인 영상신호를 제거하기 위해 DDS에 사용되는 저역 통과필터는 일반적으로 클럭 주파수의 40%를 필터의 차단주파수로 설정하여 설계한다[15],[17].

3- 2 DDS의 동작 분석

DDS 내부의 ROM으로부터 나온 이산적인 신호는 DAC를 거치면서 다

음과 같은 신호로 표현 할 수 있다[6].

x[n T_s] = s in (2 f_{ou t} n T _s+ ) (3- 3)

여기서,

T s = 1 /fC L K : 샘플 시간

fou t = P fC L K

2^M : 출력주파수

식 (3- 3)는 위상이 0°일때 다음식과 같이 쓸 수 있다.

x[n] = s in (2 F n) (3- 4)

여기서,

F= fou t

fC L K

= P

2^N

위상 누적기의 비트 분해능(res olution)이내에서 위상변화를 프로그래밍 하여 어떠한 주파수라도 발생 시킬 수 있다. 주파수 분해능(frequency res olution)은 다음 식으로 정의된다.

F r equ en cyR esolu tion= f_{C L K}/ 2^N (3- 5)

시간영역에서의 x[n]은 푸리에 변환을 통해 주파수영역의 X[k]로 나타 낼 수 가있다.

X[k] =

2^N- 1

n= 0 s in

(

² 2^PN n

)

^{e- j}

(

^22N

)

^{k n} _{(3- 6)}

이식은 다음과 같이 표현 할 수가 있다.

X[k] = X(e^j )| _{= 2 k/ 2}^N (3- 7)

여기서 k = P 일때는 원하는 주파수성분이 나오나 다음의 경우에는 얼라 이어스 영상(alias e im ag e) 신호가 발생한다.

k_alias= l 2^N±P (3- 8)

여기서 l은 임의의 상수이다. 얼라이어스 영상 신호가 발생하는 주파수는 다음과 같다[6].

Falias = l 2^N P

2^N fC L K = l fC L K fou t H z (3- 9)

ROM을 거친 디지털 신호 x[n]은 DAC(Dig ital to Analog Conv erter) 를 거쳐 시간영역에서 연속적인 신호 xDA(t)로 출력된다. DAC 내부의 샘 플 앤 홀드 회로에서 임펄스 응답과 주파수 응답은 다음과 같다.

h₀(t) = 1 0 <t<T_s

= 0 other s (3- 10)

H0(j ) = 2 s in ( T s/ 2)

e^{- j Ts/ 2} (3- 11)

그러므로 DAC를 거친 최종 출력신호는 식(3- 12)와 같다.

xDA(t) =

n= - x[n]h0(t- n Ts) (3- 13)

다시 푸리에 변환을 변환을 하면

F(j ) =

- x_DA(t) e^{- j t}dt (3- 14)

과 같고, 주기는 2^N T _s 이므로 _o는 다음과 같다.

0= 2

2^N Ts

(3- 15)

그러므로 식 (3- 16)은 DAC의 스퓨리어스를 나타내고 있으며, 이 식은 식 (3- 15)과 식 (3- 13)을 식(3- 14)대입하여 풀면 다음과 같다.

F[k] = 1 2^NT _s

2^NTs

0 x_DA(t)e^{- j k 0t}dt

= 1

2^NT _s F(jk ₀)

(3- 16)

= 1

2^NT s

[

^{T ss inc}

⁽

^2kN

⁾

^{X (ej}

2k 2^N

)e

- j k 2^N

]

= 1

2^N s inc

(

2^kN

)

^{X[k]e- j}

k 2^N

DAC로부터 나온 출력은 s inc 함수의 포락선(envelope)을 가진다[6].

그림 3- 4. DAC 출력 스펙트럼

F ig. 3- 4. DAC output s pectrum .

그림 3- 4에서 하모닉과 F_o의 진폭차인 P는 다음식과 같다.

P = P_F0

P_{Fali as} = 20 log₁₀ Falias

F₀ dB (3- 16)

DDS의 발생하는 에러는 크게 위상에러와 진폭에러로 나눌 수 있다.

DDS의 자체 출력의 에러는 위상동기 루프에 비해 매우 작아 무시할 수

소스 신호에 의해서 발생된다. DDS 내부의 고유에러는 위상 누적기에서 한정된 비트의 위상 축약(phas e truncation)에 의하여 위상 에러가 일어나 며, ROM에서 L-비트의 s ine look- up에 의하여 진폭의 에러가 발생한다.

x[n] = s in

(

² 2^PN n+ e_p[n]

)

^{+ eA[n] (3- 17)}

여기서 e_p[n]은 위상 에러성분이며, e_A[n]은 진폭 에러 성분이다.

여기서 위상에러와 진폭에러는 각각 다음과 같다.

eF[n] = 1 2 -

k= k= 1

1

k s in

(

^{2 k 22mN P n}

)

^{(3- 18)}

eA[n] = Q

(

^{s in}

(

² 2^PN n

)

^{- s in}

(

² 2^PN n

))

^{(3- 19)}

여기서 Q

(

^{s in}

(

² 2^PN n

)

^{- s in}

(

² 2^PN n

))

는 양자화 처리를 말하며, 위 상 에러에 의한 스퓨리어스는 신호는 다음과 같다.

F_phase= |l 2^N (k 2^M 1)P |

2^N (3- 20)

또한 스퓨리어스 대 반송파 비(CS R ; Carrier to S purious Ratio)는 다음과

CS R_phase = 20 log₁₀( 2^M k)

= 6. 02 M+ 20 log ₁₀(k) dB

(3- 21)

= 6. 02 M dB

CS Ram plitu de = 10 log₁₀

(

^2x2e

)

^{= 10 log10( 23 22L 2x)}

= 6. 02 L+ 10. 8 - 9 = 6. 02 L+ 1. 8 dB

(3- 22)

그림 3- 5은 출력 주파수가 77.5 MHz일 때 trace1은 DDS의 위상잡음 출

력 값이며, trace2는 화이트 노이즈 레벨을 포함하는 DDS의 부가 위상 잡

음, 그리고 DDS의 누화(degradation)를 포함하는 위상 잡음 출력 값이다

[6].

그림 3- 5. DDS 출력의 위상 잡음

제 4 장 회로설계 및 성능평가

4- 1 주파수 합성기부 설계

본 시스템에서는 현재 군 통신의 주파수도약 시스템이 사용하고있는 주 파수대역의 협대역을 사용하였으며, 그 설계 사양은 다음과 같이 요약된다.

먼저 중심주파수는 77.5 MHz, RF 대역폭은 5 MHz, 채널간격은 25 KHz, 그리고 도약율은 1 Mhps로 설정하였다. 특히, 본 연구에서 주목할 것은 1

Mhps의 도약율이다. 현재 군 통신시스템의 경우 도약율을 1000 hps으로

성능향상을 위한 작업을 진행 중에 있다. 기존의 주파수도약 시스템의 주 파수합성기로 사용해왔던 P LL 대신하여 디지털 소자인 DDS를 이용하여 주파수 합성기부를 설계 및 제작하였다. 그림 4- 1은 DDS를 이용한 주파 수도약 시스템 송신부의 주파수합성기의 기본적인 구성도이다. 먼저 12단 의 선형 쉬프트 레지스트를 만든 다음 선형 쉬프트 레지스터에서 나온 신

호를 ROM의 어드레스로 신호를 넣는다. ROM은 8 bit 이며, 원하는 설계

사양을 프로그래밍 하게 된다. 이것은 4개 사용하여 32 bit의 데이터 출력 을 얻게 된다. 이 데이터 신호는 DDS의 주파수제어(F C)단으로 들어가서

DDS의 출력 주파수를 제어하게 된다. 그리고 DDS로부터 나온 신호를

DAC를 사용하여 아날로그 신호로 출력하게 된다[15],[19].

DDS 소자로는 Q2240- 3S I를 사용하였으며, DAC의 소자로는 AD9762를

사용하였다. Q2240- 3S I의 파라미터 특성이 표 4- 1에 나타나 있으며, 그림

4- 3은 기능적 블록 다이어그램 이다. 이 소자는 32 bit의 입력을 받아 위상

누적기로 입력되고, 다시 14 bit의 출력을 ROM으로 입력하게된다. 최종 출

력으로 12bit의 디지털 신호가 나오게 된다. 이것은 12 bit의 DAC소자의

디지털 데이터로 입력되며, I_{OU T A} 과 I_{OUT B}로부터 출력은 BPF를 거쳐 최 종 신호가 출력된다.

그림 4- 1. DDS를 이용한 주파수합성기의 블록 다이어그램 F ig . 4- 1. Block diag ram of frequency s ynthes izer us ing DDS .

표 4- 1. Q2240- 3S I의 파라미터 값 T able 4- 1. Param eter of Q2240- 3S I

파 라 메 터 파 라 미 터 값

최 대 클 럭 100 MHz

입 력 분 해 능 32 bit

출 력 분 해 능 12 bit

제 어 인 터 페 이 스 Direct Parallel

그림 4- 2. Q2240- 3S I의 기능적 블록 다이어그램 F ig 4- 2. Q2240- 3S I functional block diagram .

4- 2 성능 평가 및 분석

그림 4- 3은 시스템을 실제 측정하고 있는 사진이며, 그림 4- 4와 그림

4- 5는 12단 PN 코드 발생기의 출력 신호이며, 100 MHz의 주파수를 갖는

다. 그림 4- 6은 DDS의 출력 신호를 스펙트럼 분석기로 측정한 값이며, 최

대 출력 주파수는 100 MHz이다. 87.5 MHz의 주 신호이고 12.5 MHz의 신 호는 100 MHz - 87.5 MHz의 1차 하모닉 성분이다. 25 MHz, 37.5 MHz, 62.5 MHz, 75 MHz는 각각 2차, 3차, 4차, 5차 하모닉 성분이다. DDS에서 는 어떤 하모닉이 발생하지 않는 클럭을 사용하느냐가 매우 중요한 문제이

다. 그림 4- 7과 4- 8은 실제 제작한 주파수도약 주파수합성기의 출력이다.

중심 주파수는 77.5 MHz, 대역폭은 5 MHz, 그리고 스퓨리어스 레벨은 - 50 dBc이다. 그림 4- 9는 75 MHz 출력 신호이며, 그림 4- 10은 75.025 MHz 신호, 그리고 그림 4- 11은 75.050 MHz 신호이다. 각각 25 KHz의 채

널간격을 가진다. 표 4- 2는 실측한 주파수합성기의 특성을 정리하여 나타 내었다.

그림 4- 3. 주파수 합성기 실험 사진

F ig. 4- 3. Picture of frequency s ynthes izer ex perimentation.

그림 4- 4. PN 코드 발생기의 출력 F ig. 4- 4. Output PN code g enera tor.

그림 4- 5. PN코드 발생기의 출력과 클럭 신호

F ig . 4- 5. Output of PN code generator and clock s ig nal.

그림 4- 6. 스펙트럼 분석기에 의한 DDS 출력 신호

F ig . 4- 6. DDS s ig nal output m eas ured by s pectrum analyzer.

그림 4- 7. 스펙트럼 분석기에 의한 주파수도약 신호

F ig 4- 7. Frequency hopping signal measured by s pectrum analyzer.

그림 4- 8. 스펙트럼 분석기에 의한 주파수도약 신호

F ig 4- 8. F requency hopping s ignal m eas ured by s pectrum analyzer.

그림 4- 9. 스펙트럼 분석기에 의한 75 MHz 출력 신호

그림 4- 10. 스펙트럼 분석기에 의한 75.025 MHz 출력 신호

F ig 4- 10. 75.025 MHz output s ig nal m eas ured by s pectrum analyzer.

그림 4- 11. 스펙트럼 분석기에 의한 75.050 MHz DDS 출력 신호

F ig 4- 11. 75.050 MHz of output s ig nal meas ured by s pectrum ana lyzer.

표 4- 2. 실제 제작된 주파수도약 시스템 송신부 특성 T a ble 4- 2. Characteris tics of im plemented the trans m itter

of F H s ys tem.

파 라 미 터 측 정 값

중 심 주 파 수 77.5 MHz

대 역 폭 5 MHz

채 널 간 격 25 KHz

도 약 율 1 Mhop/ s ec

신 호 평 탄 도( s ig nal flatnes s ) 1 dB 스 퓨 리 어 스 레 벨 - 50 dBc

제 5 장 결 론

주파수도약 시스템에서도 이동 통신의 흐름에 따라 고속화 및 디지털화 가 요구되고 있다. 무엇보다도 고속 주파수도약 시스템에서 중요한 것은 주파수합성기의 성능이다. 종래의 위상동기루프(P LL)의 아날로그 방식은 고속화에 따른 여러 가지 문제점을 가지고 있다. 따라서 본 논문에서는 DDS를 이용하여 주파수합성기를 제작 및 성능평가를 하였다.

먼저 선형 쉬프트 레지스터를 사용하여 2¹²의 PN 코드 발생기를 만들 었고, 사용하고자하는 주파수대역과 채널간격을 4개의 8 bit ROM에 프로 그래밍 하였다. ROM으로부터 출력된 32 bit 데이터를 DDS의 주파수 제어 단에 입력하였다. 그리고 DDS 소자로는 Q2240- 3S I를 사용하여 주파수합 성기를 제작하였다.

실제 제작한 DDS를 이용한 주파수합성기는 측정 결과 중심 주파수가 77.5 MH z, 대역폭이 5 MH z, 도약율 1 Mh p s, 채널간격 25 KH z, 그리고 스퓨리어스 레벨이 -50 d Bc이다. 이것은 DDS가 디지털 소자이기 때문에 가능하며, 또한 위상동기루프와 달리 소프트웨어적으로 주파수대역 및 채 널간격 등의 파라미터를 ROM 혹은 마이크로 프로세서에 프로그래밍하여 손쉽게 조정이 가능하다. 또한 DDS는 디지털영역에서 출력신호를 직접변 조가 가능하기 때문에 수신 대역폭이 PLL에 비해서 1/ 2의 대역폭을 갖는 다. 즉 사용 가능한 채널 수가 기존의 시스템에 비해 두 배로 늘어나며, 결 국 이것은 재밍 마진의 증가로 오율의 성능향상을 가져왔다.

나아가서, 본 논문은 고속 주파수 도약 시스템의 송신부에 국한되나 향 후 수신부의 제작 및 성능평가 연구가 요구되며, 이를 고속 주파수도약 시 스템 분야뿐만 아니라 여러 이동 통신 분야에 응용 가능할 것으로 기대된 다.

참 고 문 헌

[1] R. L. Picholtz, D. L. Schilling, and L. B. Mils tein, "T heory of S pread - S pe ctrum Com m unications - A T utorial," IEEE T rans . Commun., vol.

COM- 30, no. 5, pp.855- 884, May 1982.

[2] 조형래, “동기 및 비동기 F H/ BFSK 대역확산 통신시스템," 박사학위논문, 연세대학교, 1992.

[3] B. Sklar, D ig ital Com m unications, Prentice Hall, 1988.

[4] R. C. Dixon, S pre ad S pe ctrum S yste m s. New York : John Wiley &

S ons , Inc., 1984.

[5] J. R. Alexovich and R. M. Gagliardi, "E ffe ct of P LL F re que ncy S ynthe siz er in F S K F re que ncy- H oppe d Com m unications," IE E E T rans. Com m un., vol. COM- 37, no. 3, pp. 268- 276, March 1989.

[6] Vences lav F . Koupa , D ire ct Dig ital F re que ncy S ynthe siz e rs, IEEE Pres s , 1998.

[7] S. G. Glis ic and P. A. Leppane, Code Division M ultiple A cce ss Com m unications, Kluw er Academic Publishers , 1994.

[8] G. R. Cooper and C. D. McGillem, M ode rn Com m unications and S pre ad S pe ctrum, New York : McGraw - Hill, 1986.

[9] R. L. Peters on, R. E. Ziemerm, and D. E. Borth, Introduction to S pread S pectrum Com m unications, Prentice Hall, 1995.

[10] J. G. Proakis , D ig ital Com m unication - T hird E dition, McGraw - Hill, 1995.

[11] R. Agus ti, "On the P e rform ance A nalysis of A synchronous F H - S S M A Com m unications," IEEE T rans. Commun., vol. 37, no. 5, pp. 488- 499, May 1989.

[12] M. K. Simon, J. K. Omura, R. A. S choltz, and B. K. Levitt, S pre ad S pe ctrum Com m unications, Computer Science Pres s, 1985.

T rans . Vehic. technol., vol. VT - 31, no. 2, pp. 66- 69, May 1982.

[14] M. V. Hegde and W. E. Stark, "Capacity of F requency- H op S pre ad - S pe ctrum M ultiple - A cce ss Com m unication S yste m s," IEEE T rans . Commun., vol. 38, no, 7, pp.1050- 1059, July 1999.

[15] QUALCOMM ASIC, S ynthesiz e r P roducts Data B ook , QUALCOMM, 1997.

[16] Dean Banerjee, P L L P e rform ance , S im ulation, and De sig n , National Semiconductor, 1998.

[17] Bar- Giora Goldberg, Dig itaI F re que ncy S ynthesis De m ystified, LLH T echnology Publis hing, 1999.

[18] Os icom T echnical S taff, Direct- Dig ital F re que ncy S ynthesis, Osicom Inc., 1997.

[19] Analog Device, A D 9762 Data S he et, Analog Device Inc., 1999.

감사의 글

짧고도 긴 두해의 여정동안 많은 가르침을 주신 조형래 교수님께 진심으 로 감사드립니다.

그리고 논문의 모습을 갖추게 해주신 김동일 교수님과 민경식 교수님께 감사드리며, 항상 따뜻한 가르침을 주신 김기만, 정지원, 강인호, 오용선 교 수님께도 감사드립니다. 또한 먼 발치에서 항상 걱정해주시는 홍창희 교수 님, 손경호 교수님께 감사의 마음을 전합니다.

무엇보다 어려움을 같이 나눈 이동통신 실험실의 용진형을 비롯한 동료 학우님들과 사심없는 도움을 준 형렬이형, 정윤이에게도 고마운 마음을 전 합니다.

그리고 항상 같이 나아갈 전파공학과 동기, 그리고 후배님들에게 고마운 마음 전하며, 많은 용기를 가지게 해준 친구들에게도 변치않는 우정으로 보답하고자 합니다.

언제나 부족한 저를 위해 말로 형언할 수 없는 사랑을 주신 아버님, 어 머님께 감사드리며, 형, 누나 매형에게도 진심으로 감사드립니다.

끝으로, 이 작은 열매를 사랑하는 나의 가족에게 바침니다.