EEE 333 - TEKNOLIGI PROSES LITAR SEPADU OKT-NOV 1993.

I.JNIVERSITI SAINS MALAYSIA

Peperiksaan Semester Pertama Sidang

Akademik

^{1993 194}

Oktober - November ¹⁹⁹³

Masa :

[3

jam]

ARAI{A}I KEPADA CALON

^:

Sila pastikan bahawa kertas

peperiksaan

ini mengandungi 5 muka surat bercetak

^dan

llMA[llLsoalan

sebelum anda memulakan peperiksaan

ini'

Jawab

EME{L({)

^soalan'

Aghan

markah bagi soalan diberikan di sut sebelah kanan'

Jawab semua soalan

di

dalam BahasaMalaysia'

'u is

...21-

M2 r'

IEEE ³³³¹

M2*

l.

Ypo

I, l2 IN

v

MI

vl

MI;

-

Y2t MI,

(b)

v"*{

R4tah

I

Rajatr

I

menunjukkan

litar'Winner

^take

all'

yang digunakan

di

dalam pemprosesan 'Neural'.

(a)

Terangkan operasi 'Winner takes

all''

(l0o/o)

(c)

Di

atas geraf

I-V, tunjukkan

koordinat-koordinat semua transistor

MOS (Ml

&.tvI2).

(lo%)

Rekacipta suatr titar untuk membekalkan

Vg.

(s%)

(a)

Gunakan gambarajatr, terangkan kesan-kesan bocor'sub-treshold''

(s5%)

...3/-

,,96

IEEE 333I

Rekacipta skim bentongan

(ayout

scheme) untuk nisbah besar anrs salur ke kapasitan,

(55%)

Rekacipta penjana PRBS untuk teknik pengujian'signattrre ^analysis'

VLSI'

-3-

(b)

(c)

3.

(5,5"/r)

(d)

Gnnakan gambarajah, terangkan

MODL.

(5SYr)

(e)

Dengan gambarajah pro$es terangkan'CMOS Latch-up ^behavioud.

(3%)

(a) Jelaskan masalatr suap terus jam (clock feed throuehly) di ddam litar

di Rajah

2

dengan menggunakan

model-model

setara'stray capacitor''

6"4

R4latt 2

. ''\

67

...41-

-4-

IEEE ³³³¹

(b)

Lakukan analisis taburan kembali cas salur (channel charge redistribution).

(Ao/o)

(c)

Rekacipta

litar

pengurangan suap-terus

jam

yang lebih baik.

(ro%)

4.

^{Rajah 3 di bawah adalah get asas untuk get NMOS} 'source coupled'

R4Jah 3

sE

_i

i i!

...s1-

(a)

o)

(c) (d)

-5-

Rekacipta get ^asas untuk FSCL PMOS' Rekacipta suafir penambah penuh

l-bit

FSCL.

Rekacipta suatu

flipflop

jenis-D FSCL.

Lakarkan

rajah'stick'untuk

bentongan get ^asas FSCL.

IEEE ³³³¹

(6%\

(7%) (7%)

(s%)

5. (a)

(c)

Lakarkan

keratan rentas ^suanr bongkah proses CMOS dan nrnjukkan ^semua simpang dan kapasitor

di

antara lapisannya'

(7%)

Lakarkan

suatu plan bentangan

untuk

^penjanaan dan taburan isyarat-isyarat jam keseluruhan

di

^atas suattr sistem cip

WSL

(6%)

Lakarkan litar itu untuk satu'PAD'

^masukan

dan'PAD'

^{keluaran (dengan}

penimbal).

(6%)

Terangkan kesan ketepuan halaju hanyut dengan pe$amaan-persamaannya'

(6%)

- oooOooo

-

(b)

(d)

6s