Sonny Prasetio
Teknik Informatika ITN Malang, Jalan Karanglo km 2 Malang
[email protected] Abstrak
Perancangan rangkaian digital dapat dibangun dengan berbagai device digital. Beberapa rangkaian digital dapat dibangun menggunakan rangkaian terpadu yang bersifat fixed logic. Adanya Programmable Logic Device (PLD) memberikan ruang lingkup yang luas bagi pengembang rangkaian digital. Berbagai aplikasi dan fungsi dapat diwujudkan melalui konfigurasi array sebagai penentu rangkaian digital yang dirancang.
Penelitian ini bertujuan untuk menunjukkan metode perancangan sebuah rangkaian terpadu multiplekser dan demultiplekser 4 bit pada 1 (satu) chip PLD. Perancangan dimulai dengan menentukan device PLD yang digunakan yaitu GAL20V8 dan PAL20L8. Pemilihan GAL20V8 dan PAL20L8 ini didasari dengan jumlah pin input dan output yang terdapat pada masing-masing IC. Metode penyederhanaan rangkaian digital digunakan untuk mendapatkan persamaan logika dari plan yang dirancang. Untuk dapat melakukan implementasi persamaan logika multiplekser dan demultiplekser 4 bit proses pada IC PLD, dilakukan proses pengisian IC dengan menggunakan universal programmer All-100 Hilosystem.
Pengujian dilakukan dengan cara menguji sinyal keluaran terhadap masukkan dan nilai logika input/output. Hasil pengujian sinyal menunjukkan bahwa IC GAL20V8 dan PAL20L8 dapat digunakan untuk meloloskan input berupa sinyal kotak. Dari pengujian nilai logika input/ouput pada multiplekser dan demultiplekser 4 bit yang dibangun pada GAL20V8 dan PAL20L8 memiliki keberhasilan 100% atau sesuai dengan tabel kebenaran.
Kata kunci : multiplekser, demultiplekser, GAL20V8, PAL20L8, PLD
Pendahuluan
Programmable Logic Device (PLD) adalah rangkaian terpadu (IC) digital yang dapat diprogram untuk dapat menghasilkan fungsi logika tertentu. Beberapa IC PLD ada
yang mempunyai kemampuan untuk
mengaplikasikan fungsi logika kombinasional dan ada juga yang dapat mengaplikasikan
fungsi kombinasional serta sequential.
Terdapat beberapa jenis PLD yang telah
banyak digunakan diantaranya Programmable
Random Memory Access (PROM),
Programmable Array Logic (PAL), Generic Array Logic (GAL), Programmble Logic Array (PLA), dan lain-lain. Berbagai jenis dan merek produksi IC PLD dapat menjadi pilihan bagi pengguna. Maka diperlukan adanya metode penyederhanaan persamaan logika dalam proses perancangan menggunakan IC
PLD. Kemampuan dan peforma yang
didapatkan dari metode perancangan menjadi
referensi agar rangkaian terpadu PLD tersebut dapat digunakan sesuai dengan fungsi yang dirancang. Dalam hal ini dapat digaris bawahi bahwa IC PLD yang berbeda mempunyai cara pemrograman yang berbeda pula.
Perancangan menggunakan IC PLD memerlukan presentasi dari fungsi logika dan penyederhanaan persamaan logika. Metode yang dapat digunakan untuk penyederhanaan
persamaan logika adalah Sum of Product
(SOP), Product of Sum (POS) dan peta
Karnaugh. Sum of Product (SOP) merupakan
jumlah dari hasil kali yang ditunjukkan dengan
ekspresi yang terdiri atas 2 term atau lebih.
Sedangkan Product of Sum (POS) merupakan
perkalian dari hasil jumlah 2 term atau lebih.
Penyederhanaan persamaan logika perlu
dilakukan untuk memperkecil area desain[13].
Penyerdehanaan fungsi logika dapat juga
dilakukan dengan menggunakan peta
Rangkaian logika terpadu yang
mempunyai beberapa fungsi dalam satu device
tentunya menjadi keinginan bagi para designer
elektronika. Adanya IC (Integrated Circuit)
yang mempunyai fungsi logika sebagai
multiplekser dan demultiplekser akan
memberikan kontribusi bagi dunia elektronika digital. Penggunaan PLD yang di rancang
dengan fungsi kombinasional akan
menghasilkan beberapa fungsi logika di dalam
1 (satu) device IC[13]. Ranngkaian
multiplekser dan demultipleser terdiri atas rangkaian kombinasional gerbang AND, OR,
dan NOT[8]. Multiplekser dapat difungsikan
sebagai penyeleksi data, konverter paralel to
serial, dan implementasi pada arbitary fungsi
logika. Sedangkan demultiplekser dapat
digunakan sebagai distributor data dan pemilih jalur data.
Penggunaan IC PLD dapat dilihat dari implementasi yang akan di rancang. Apabila jumlah gerbang yang dipergunakan tidak terlalu banyak maka perancangan dapat menggunakan IC PAL atau GAL.
Programmable Logic Device (PLD)
Pada rangkaian elektronika digital
dikenal dengan 2 jenis rangkaian terpadu yaitu
rangkaian logika permanen (fixed logic) dan
rangkaian logika yang dapat di program (Programmable Logic Device). Rangkaian logika permanen mempunyai konfigurasi fungsi tertentu dan bersifat tetap, sebagai
contoh rangkaian terpadu flip-flop,
multiplekser, demultiplekser, dan lain-lain. Sedangkan untuk rangkaian logika yang
bersifat dapat diprogram (programmable)
mempunyai struktur array logic yang
memerlukan pemrograman untuk mengatur pemutusan secara elektrik pada array tersebut.
Pemutusan elektrik (electric fuse) dilakukan
untuk memilih jalur yang akan digunakan dalam penerapan fungsi logika. Gambar rangkaian digital terpadu sederhana yang
bersifat dapat diprogram (programmable)
ditunjukkan dalam Gambar 1 .
Gambar 1. Gambar rangkaian digital terpadu
yang bersifat programmable
Sumber : Maini, 2007
Konsep dasar dari PLD adalah membuat
sebuah rangkaian logika terpadu
kombinasional yang bersifat programmable
(dapat diprogram). Umumnya rangkaian sirkuit kombinasional merupakan rangkaian yang tidak memiliki elemen memori. Hal ini berbeda dengan mikroprosesor yang mampu menjalankan sebuah program yang tersimpan dalam memori dan mempengaruhi perangkat keras yang telah terkoneksi. Pemrograman PLD diterapkan pada perancangan sebuah perangkat keras agar memiliki fungsi logika
tertentu dan sesuai dengan hasil
penyederhanaan fungsi logika. Arsitektur
programmable logic device (PLD) ditunjukkan dalam Gambar 2.
Gambar 2. Arsitektur programmable logic
Programmable Array Logic (PAL)
Arsitektur PROM sangat sesuai jika aplikasi yang dibuat mengharuskan setiap kemungkinan kombinasi input menghasilkan suatu fungsi output. Sebagi contoh konverter kode tertentu dan penyimpanan data. Ada
banyak aplikasi yang tidak semuanya
memerlukan kombinasi secara terprogram pada bagian input. Seperti pada fungsi logika dalam Gambar 3 bahwa tidak semuanya merupakan hasil dari operasi AND.
Gambar 3. Pemrograman pada array
Sumber : Tocci,1995
Hal inilah yang menjadi latar belakang
dikembangkannya jenis dari Programmable
Logic Device (PLD) yang disebut dengan
Programmable Logic Array (PAL). Arsitektur PAL agak berbeda sedikit dengan PROM, seperti ditunjukkan dalam Gambar 4.
Gambar 4. Arsitektur PAL Sumber : Tocci,1995
Generic Array Logic (GAL)
Generic array logic (GAL) mempunyai
karakteristik array gerbang AND yang dapat
diprogram, array gerbang OR dan logika
output yang dapat di program ulang. GAL seperti sebuah IC PAL, akan tetapi array gerbang AND dapat di program ulang. Tentunya dengan ketentuan yang tertera pada datasheet tentang siklus hapus dan tulis. Maka
saat ini sangat memungkinkan untuk
menggunakan EEPROM (Electrical Eraseable
Programmable Read Only Memory) untuk menyimpan pola program. Pada IC GAL ini
terdapat output logic macrocells (OLMCs)
yang terdapat pada sisi output, yang mana dapat digunakan untuk melakukan konfigurasi output sebagai kombinasional atau register.
Gambar 5.
(a) Output yang dihasilkan oleh GAL, (b) arsitektur OLMC
Sumber : Maini,2007
Dalam Gambar 5 (a) dan (b) ditunjukkan blok
skematik Generic Array Logic (GAL) dan
arsitektur dari GAL yang di dalamnya terdapat OLMC. Tipe dari OLMC dalam Gambar 5 (b) dapat di konfigurasi untuk menghasilkan 4 output yang berbeda berdasarkan dari seleksi input.
Pemrograman PLD
Pemrograman dan uji coba data dilakukan
menggunakan software yang dijalankan pada
sebuah komputer. Dengan menggunakan
software tersebut maka perancangan dapat memasukkan data pada komputer yang berisi tentang fungsi logika yang dikehendaki.
Keluaran dari software berupa fuse map dan
hasil tes data yang dikirimkan pada memory PLD. Diagram alir pemrograman ditunjukkan dalam Gambar 6. Tahap awal dimulai dengan penyederhanaan persamaan fungsi logika. Setelah persamaan fungsi logika didapatkan maka dapat dilanjutkan dengan menjalankan
development software. Hasil dari development software tesebut merupakan fuse map dan data test yang digunakan untuk pemrograman PLD. Kemudian dilanjutkan dengan tahap pengujian,
apabila berhasil maka dapat dilakukan
pengujian pada rangkaian yang sesungguhnya, akan tetapi apabila pengujian tidak berhasil maka harus dilakukan pengecekan persamaan
logika dalam mengulangi tahapan
pemrograman dari penyederhanaan persamaan
apabila tidak berhasil maka harus dilakukan
pengecekan hardware. Mulai Penyederhanaan Fungsi Logika Menjalankan development software Memasukkan persamaan logika Development software menghasilkan fuse mapdan test data
Mengirim fuse mapdan test data pada programmer
Pemrograman PLD
Pengujian PLD
Berhasil ? Cek persamaan logika
Melakukan pengujian pada rangkaian yang
sebenarnya Meniliti kesalahan Berhasil ? Selesai A A N Y N Y
Gambar 6. Diagram alir pemrograman PLD Sumber : Tocci,1995
Multiplekser
Multiplekser atau selektor data adalah suatu rangkaian logika yang menerima beberapa input data dan untuk suatu saat tertentu hanya mengijinkan satu dari data input tersebut untuk diteruskan pada output. Jalur yang akan ditempuh dari input data yang diinginkan ke output dikontrol oleh pemilih input input selektor . Dalam Gambar 7 ditunjukkan diagram sebuah multiplekser secara umum. Pada diagram ini input dan output digambar sebagai panah besar untuk menunjukkan bahwa input dan output tersebut merupakan satu kelompok atau lebih.
Multiplekser I0 I1 IN-1 Output Z Input Selektor
Cara kerja multiplekser seperti sebuah
switch multi posisi yang dikontrol secara digital dimana kode digital yang diberikan pada pemilih input akan mengontrol input-input data yang akan dipilih. Misalnya, output z akan sama dengan data input I0 untuk kode pemilih input tertentu, z akan sama dengan I1 untuk kode pemilih input tertentu yang lain. Dengan kata lain, multiplekser memilih 1 dari N data input dan menyalurkan data yang
terpilih ke suatu channel output tunggal.
Proses inilah yang disebut dengan
multiplexing.
Demultiplekser
Demultiplekser adalah rangkaian logika kombinasional yang memiliki 1(satu) jalur
input dan 2n jalur output (n adalah jumlah
selector). Sinyal pada jalur input akan diteruskan ke jalur output sesuai dengan
kondisi logika selector. Dalam Gambar 8
ditunjukkan representasi demultiplekser 4 bit.
Gambar 8. Representasi demultiplekser 4 bit Sumber : Maini, 2007
Cara kerja demultiplekser seperti sebuah
switch multi posisi yang dikontrol secara digital dimana kode digital yang diberikan pada pemilih/selektor akan mengontrol output data yang akan dipilih. Misalnya, output z akan
sama dengan data input I0 untuk kode pemilih
output tertentu, z akan sama dengan I1 untuk
kode pemilih output tertentu yang lain. Dengan kata lain, demultiplekser memilih 1 dari N output dan menyalurkan satu data input ke
suatu channel output tertentu. Proses inilah
yang disebut dengan demultiplexing.
Kerangka Teori
Kerangka teori penelitian ditunjukkan dalam Gambar 9. TEKNOLOGI MONOLITIK BIPOLAR CMOS HCMOS BICMOS PERANCANGAN MULTIPLEKSER DEMULTIPLEKSER 4 BIT SIMULASI MULTIPLEKSER DAN DEMULTIPLEKSER 4 BIT COMPILE BENAR ? TUJUAN PENELITIAN PENGGUNAAN IC PAL DAN GAL PEMROGRAMAN IC PAL DAN GAL UJI COBA IC PAL & GAL SEBAGAI MULTIPLEXER SESUAI ? SELESAI Ya Tidak Ya Tidak TTL RTL DTL ECL PAL GAL
Gambar 9. Kerangka teori penelitian
Konsep penelitian
Sesuai dengan tujuan penelitian, maka dilakukan perancangan dan implementasi multiplekser dan demultiplekser 4 bit pada 1(satu) chip PLD. Implementasi dilakukan pada IC GAL20V8 dan PAL20L8 yang memiliki jumlah pin input/output yang sama. Sebagai media untuk mengetahui fungsi logika multiplekser dan demultiplekser 4 bit maka dibangun minimun sistem yang dilengkapi dengan indikator dan selektor untuk mengatur jalur input serta dapat mengetahui nilai logika output.
Tahap Penelitian
Penelitian dilakukan dengan tahapan seperti diagram alir dalam Gambar 10.
MULAI Studi Literatur Membuat Persamaan Rangkaian Logika Selesai Persiapan penelitian :
Penentuan IC PAL dan GAL yang digunakan
Indetifikasi masalah
Menyiapkan tools yang dibutuhkan
Mengumpulkan peralatan yang digunakan.
Rangkaian logika PAL Rangkaian logika GAL
Membuat Hardware Minimum Sistem PAL dan GAL
Hardware OK ?
Merancang Skema Multiplekser dan Demultipleser 4 bit pada
Protel 99 SE Melakukan proses Compile Skema Benar ? Tidak Ya Tidak Ya File jedec (.jed)
Pengisian PAL dan GAL Uji coba benar ? Analisis Dokumentasi penelitian Ya Tidak
Gambar 10. Tahapan penelitian
Perancangan Hardware
Pemilihan IC PLD yang digunakan didasari dengan jumlah pin input dan output serta kapasitas gerbang logika. Aplikasi
multiplekser dan demultiplekser 4 bit
memerlukan 9 pin input dan 5 pin output. IC PAL20L8 dan GAL20V8 memiliki 14 pin yang dapat digunakan sebagai input dan 8 pin yang dapat digunakan sebagai output. Dalam Gambar 11 ditunjukkan konfigurasi pin dari PAL20L8 dan GAL20V8.
Gambar 11. Konfigurasi pin PAL20L8 dan GAL20V8
Rangkaian minimum sistem PAL20L8 dan GAL20V8 ditunjukkan dalam Gambar 12. Hardware terdiri atas regulator tegangan 5 volt,
IC PLD, dip switch serta led pada port input
dan output. IC PLD adalah PAL20L8 dan
GAL20V8. Dip switch diletakkan pada blok
input minimum sistem dan berfungsi sebagai pemilih input rendah atau tinggi. Indikator
logika berupa led yang terpasang pada port
input dan output rangkaian minimum sistem.
Gambar 12. Rangkaian minimum sistem GAL20V8 dan PAL20L8
Dalam Gambar 13 ditunjukkan gambar PCB rangkaian minimum sistem GAL20V8 dan PAL20L8.
Gambar 13. PCB rangkaian minimum sistem GAL20V8 dan PAL20L8
Penyederhanaan persamaan logika
Perancangan persamaan logika
multiplekser dan demultiplekser diawali
dengan penyederhanaan rangkaian logika. Acuan dari penyederhanaan persamaan logika tersebut ialah tabel kebenaran dari rangkaian logika multiplekser dan demultiplekser. Nilai input dan output akan didapatkan dari tabel
kebenaran. Berdasarkan keadaan logika
tersebut maka dapat dirumuskan dalam sebuah persamaan logika.
Rangkaian multiplekser 4 bit dapat disusun mengunakan gerbang AND, OR dan NOT. Di dalam multiplekser 4 bit terdapat 4 input, 2 selektor, dan 1 output. Tabel kebenaran dari rangkaian logika multiplekser 4 bit ditunjukkan dalam Tabel 1.
Tabel 1. Tabel kebenaran multiplekser 4 bit
In0 In1 In2 In3 S0 S1 Output
1 * * * 0 0 In1
* 1 * * 0 1 In2
* * 1 * 1 0 In3
* * * 1 1 1 In4
Penyederhanaan rangkaian logika dapat
dilakukan dengan metode Sum of Product
(SOP) dan Product of Sum (POS). Pada
perancangan multiplekser dan demultiplekser
ini digunakan metode Sum of Product (SOP).
Persamaan logika didapatkan dari peta
Karnaugh yang diisi berdasarkan tabel
kebenaran multiplekser 4.
Gambar 14. Peta Karnaugh Multiplekser 4 bit Berdasarkan peta Karnaugh dalam Gambar 14 maka persamaan logika yang dapat ditulis adalah :
Misal : In0=A, In1=B, In2=C, In3=D
= + + +
……(7)
Rangkaian logika demultiplekser terdiri dari 1 input, 2 selektor dan 4 output. Prinsip kerja demultiplekser merupakan lawan atau kebalikan dari multiplekser. Selektor pada
demultiplekser berfungsi sebagai pemilih output. Tabel kebenaran demultiplekser 4 bit ditunjukkan dalam Tabel 2.
Tabel 2. Tabel kebenaran demultiplekser 4 bit
Inpu t S 0 S 1 Out 0 Out 1 Out 2 Out 3 1 0 0 1 * * * 1 0 1 * 1 * * 1 1 0 * * 1 * 1 1 1 * * * 1
Peta Karnaugh Dalam Gambar 15 ditunjukkan persamaan logika demultiplekser 4 bit dapat dibentuk dari peta Karnaugh. Pada
hal ini digunakan metode Sum of Product
(SOP) untuk mendapatkan bentuk persamaan logika.
Gambar 15. Peta Karnaugh demultiplekser 4 bit
Bentuk persamaan logika demultiplekser 4 bit adalah sebagai berikut :
Misal : Out0=A, Out1=B, Out2=C, Out3=D
= , = , = , =
…...(8)
Setelah persamaan logika multiplekser dan demultiplekser 4 bit diketahui maka dapat dilanjutkan dengan pemrograman IC PAL dan
GAL. Pemrograman dilakukan dengan
mengimplentasikan bentuk persamaan logika menjadi rangkaian kombinasi gerbang logika.
Perancangan gerbang logika
Persamaan logika multiplekser dan demultiplekser 4 bit dapat diimplementasikan ke dalam rangkaian kombinasi gerbang logika. Kombinasi dilakukan dengan menggunakan 3 jenis gerbang logika yaitu AND, OR dan NOT. Hasil dari susunan gerbang-gerbang logika tersebut harus sesuai dengan tabel kebenaran multiplekser dan demultiplekser 4 bit.
Perancangan gerbang logika pada IC
GAL20V8 dilakukan mengacu pada
Gambar 16 ditunjukkan rangkaian logika multiplekser yang telah dirancang sesuai dengan Persamaan 7 dan memenuhi tabel kebenaran multiplekser yang ditunjukkan pada Tabel 1.
Gambar 16. Rangkaian logika multiplekser pada GAL20V8
Setelah perancangan rangkaian logika multiplekser pada GAL20V8 dilakukan. Proses perancangan dilanjutkan dengan pembuatan rangkaian demultiplekser pada GAL20V8. Metode perancangan ini mengacu pada
persamaan logika demultiplekser yang
ditunjukkan dalam Persamaan 8. Hasil perancangan rangkaian logika demultiplekser ditunjukkan dalam Gambar 18.
Gambar 18. Rangkaian logika demultiplekser 4 bit
Dalam perancangan rangkaian logika
multiplekser dan demultiplekser 4 bit
menggunakan PAL20L8 terdapat perubahan dalam susunan kombinasi gerbang logika. Dalam hal ini perbedaan ditunjukkan pada rangkaian multiplekser 4 bit.
Pada PAL20L8 perancangan rangkaian
logika digital tidak dapat menerapkan plan
array OR yang bersifat tetap (fixed). Untuk
membangun sebuah rangkaian multiplekser 4 bit pada PAL20L8 yang juga terdiri atas gerbang OR, maka diperlukan penerapan teori
bubble pushing. Dalam penerapan teori bubble pushing sebuah gerbang OR dapat di bangun menggunakan gerbang NAND. Gerbang OR
yang dibangun menggunakan rangkaian
gerbang NAND ditunjukkan dalam Gambar 19. Dalam Gambar x.xx ditunjukkan rangkaian gerbang NAND yang menerapkan teori bubble pushing dan berfungsi sebagai gerbang OR 4 input.
Gambar 19. Kombinasi gerbang NAND yang berfungsi sebagai OR
Dalam rangkaian multiplekser 4 bit terdapat gerbang OR 4 input. Dengan menerapkan teori bubble pushing gerbang OR 4 bit dapat dirancang menggunakan gerbang NAND. Rangkaian OR 4 input menggunakan gerbang NAND ini harus memenuhi tabel kebenaran gerbang OR 4 input. Dalam Gambar 20 ditunjukkan gerbang OR 4 input dan rangkaian gerbang NAND yang berfungsi sebagai gerbang OR 4 input.
Gambar 20. Gerbang OR 4 input dan rangkaian NAND yang berfungsi sebagai gerbang OR 4 input menggunakan teori bubble
pushing
PAL20L8 rangkaian OR 4 input menggunakan gerbang NAND dengan teori bubble pushing
perlu dilakukan perubahan pada saat
diaplikasikan pada rangkaian multiplekser 4 bit di IC PAL20L8. Perubahan yang dilakukan ada dengan mengubah gerbang NAND pada bagian output rangkaian OR 4 bit menjadi gerbang AND. Modifikasi yang dilakukan ditunjukkan dalam Gambar 21. Hal ini
dilakukan agar compiler tidak mendeteksi
adanya plan OR dalam PAL20L8.
Gambar 21. Pengantian gerbang logika NAND menjadi AND
Perubahan yang dilakukan
menyebabkan rangkaian gerbang NAND tersebut tidak berfungsi sebagai gerbang OR 4 input. Agar dapat mendukung fungsi rangkaian
multiplekser 4 bit maka diperlukan
pengabungan dengan gerbang logika yang lainnya. Perubahan rangkaian multiplekser 4 bit pada GAL20V8 ke multiplekser 4 bit pada PAL20L8 ditunjukkan dalam Gambar 22.
Gambar 22. Rangkaian multiplekser pada GAL20V8 dan PAL20L8
Rangkaian multiplekser pada
PAL20L8 mengalami perubahan pada gerbang logika yang digunakan. Hal ini terjadi karena
pada PAL20L8 tidak diperbolehkan
melakukan implementasi gerbang OR 4 input, dan untuk dapat mempertahankan tabel
kebenaran dari multiplekser maka
ditambahkan gerbang NOT pada INPUT0,
INPUT1, INPUT2 dan INPUT3 pada
rangkaian multiplekser PAL20L8.
Pemrograman GAL20V8 dan PAL20L8
Penentuan pin yang digunakan pada PAL20L8 dan GAL20V8 berdasarkan dari fungsi tiap-tiap pin. Untuk pin yang berfungsi sebagai input digunakan sebagai pin input rangkaian multiplekser dan demultiplekser 4 bit, sedangkan pin yang berfungsi sebagai output digunakan sebagai pin ouput rangkaian. Pada perancangan rangkaian multiplekser dan demultiplekser 4 bit memerlukan 9 pin input dan 5 pin output. Maka pin input rangkaian dapat menggunakan pin no. 2-10 dan untuk pin output menggunakan pin no. 17-21. Dalam Gambar 23 dan Gambar 24 ditunjukkan penentuan pin yang digunakan sebagai input dan output.
Gambar 23. Penentuan pin input dan output pada PAL20L8
Gambar 24. Penentuan pin input dan output pada GAL20V8
Pemrograman IC Programmable Logic
Device khususnya GAL dan PAL dapat dilakukan dengan berbagai macam cara. Dalam penelitian ini pemrograman dilakukan
menggunakan Compiler Universal for
Programmable Logic (CUPL) yang terdapat
dalam Protel 99SE. Dengan menggunakan cara
NAND AND
Multiplekser GAL20V8
ini maka pemrograman dapat dilakukan dengan menggunakan diagram skematik.
Perancangan rangkaian logika
multiplekser dan demultiplekser pada PLD
menggunakan CUPL dapat dilakukan
menggunakan persamaan logika atau hanya dengan menggunakan diagram logika. Dalam penelitian ini perancangan multiplekser 4 dilakukan dengan menggunakan persamaan logika dan perancangan demultiplekser 4 bit
mengacu pada diagram logika IC
demultiplekser 74HC139. Untuk dapat mencari persamaan logika diperlukan bantuan peta
Karnaugh multiplekser 4 bit. Proses
pembentukan persamaan logika multiplekser 4 bit dengan bantuan peta Karnaugh ditunjukkan dalam Gambar 25.
Gambar 25. Pembentukan persamaan logika multiplekser 4 bit menggunakan peta
Karnaugh
Setelah memperoleh persamaan logika
dapat dilanjutkan dengan penyusunan
rangkaian multiplekser 4 bit menggunakan gerbang AND, OR dan NOT. Penyusunan gerbang logika mengacu pada persamaan logika yang telah didapatkan.
Gambar 26. Pembentukan rangkaian multiplekser 4 bit menggunakan persamaan
logika
Perancangan rangkaian logika
demultiplekser 4 bit menggunakan diagram logika IC 74HC139. Pada perancangan ini struktur gerbang logika yang dibentuk pada PLD tidak menggunakan persamaan logika.
Skema rangkaian logika pada datasheet
74HC139 dapat digunakan secara langsung
di Protell 99SE. Dalam Gambar 27
ditunjukkan pembentukan rangkaian
demultiplekser menggunakan diagram logika IC 74HC139.
Gambar 27. Perancangan demultiplekser menggunakan diagram logika pada 74HC139
Dalam perancangan multiplekser dan demultiplekser pada PAL dan GAL terdapat perbedaan proses perancangan rangkaian logika. Rangkaian logika multiplekser dan
demultiplekser pada PAL memerlukan
perubahan struktur gerbang logika dengan menerapkan teori bubble pushing. Diagram alir
proses perancangan multiplekser dan
demultiplekser 4 bit pada IC GAL20V8 Gambar 28.
Gambar 28. Diagram alir proses perancangan multiplekser dan demultiplekser 4 bit pada
GAL20V8
Proses perancangan multiplekser dan
demultiplekser 4 bit pada GAL20V8
perancangan dimulai dengan pembuatan
cocok dengan tabel kebenaran maka dapat
dilakukan dengan proses compile. Bila proses
compile berhasil maka akan menghasilkan file
jedec (.jed) dan file jedec inilah yang nantinya di isikan pada GAL20V8.
Gambar 29. Diagram alir proses perancangan multiplekser dan demultiplekser 4 bit pada
PAL20L8
Dalam diagram alir proses perancangan multiplekser dan demultiplekser 4 bit pada
PAL20L8 perancangan dimulai dengan
pembuatan skema. Kemudian dengan
menerapkan teori bubble pushing, struktur
rangkaian logika dapat dirubah sesuai dengan array pada PAL20L8. Proses berikutnya skema tersebut dicocokan dengan tabel kebenaran, apabila nilai logika cocok dengan tabel kebenaran maka dapat dilakukan dengan
proses compile. Bila proses compile berhasil
maka akan menghasilkan file jedec (.jed) dan
file jedec inilah yang nantinya di isikan pada