Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer

(1)

Tahun Akademik 2015/2016 Semester I

DIG1B3 – Konfigurasi Perangkat

Keras Komputer

Rangkaian Sekuensial

Mohamad Dani (MHM) E-mail: [email protected]

Hanya dipergunakan untuk kepentingan pengajaran di lingkungan Telkom Applied Science School

Pokok Bahasan:

 Rangkaian Sekuensial  Elemen Memori  Pulse-Triggered Latch FF o S-R Latch o Gated S-R Latch o Gated D Latch  Edge-Triggered FF o S-R Flip-flop o D Flip-flop o J-K Flip-flop o T Flip-flop

(2)

mahasiswa dapat:



Memahami Pengertian Rangkaian Sekuensial



Menyebutkan dan menjelaskan cara kerja berbagai

macam Flip-Flop



Mampu menjelaskan penggunaan Flip-flop sebagai

elemen pembentuk sistem komputer

Pendahuluan



Suatu rangkaian diklasifikasikan sebagai kombinasional

jika memiliki sifat yaitu keluarannya ditentukan hanya

oleh masukkan eksternal saja.

 Suatu rangkaian diklasifikasikan sekuensial jika ia memiliki

sifat keluaran sekarang ditentukan oleh masukan eksternal sekarang dan kondisi keluaran sebelumnya.

(3)

Pendahuluan

Rangkaian Kombinasional Elemen Memori Keluaran Rangkaian kombinasional Keluaran-keluaran memori Masukan-masukan eksternal

Rangkaian Sekuensial = Rangkaian Kombinasional + Elemen Memori

Pendahuluan



Ada 2 tipe rangkaian sekuensial:

synchronous: keluaran-keluarannya berubah hanya pada waktu tertentu

asynchronous: keluaran-keluarannya berubah setiap saat



Multivibrator: sebuah kelas dari rangkaian sekuensial.

Multibrator bisa berupa:

bistable (2 keadaan stabil)

monostable atau one-shot (1 keadaaan stabil) astable (tidak ada keadaan stabil)



Devais Lojik Bistable latch dan flip-flop.



Latch dan flip-flop dibedakan dalam metode yang digunakan untuk mengubah keadaannya.

(4)

Elemen Memori

 Elemen memori : sebuah devais yang dapar mengingat nilai

secara terbatas atau mengubah nilai pada command dari masukan-masukannya.

 Tabel karakteristik

command Elemen _Memori _tersimpanNilai

Q Command (pada waktu t) Q(t) Q(t+1) Set X 1 Reset X 0 Mengingat / Tidak mengubah 0 0 1 1 Q(t): Keadaan sekarang Q(t+1) or Q+_{: keadaan berikutnya}

Elemen Memori

 Elemen memori dengan clock. Flip-flop adalah elemen

memori yang mengubah keadaannya berdasarkan clocknya.

 Clock biasanya berupa gelombang segi empat. command Elemen _Memori Nilai

tersimpan Q

clock

Positive edges Negative edges Positive pulses

(5)

Elemen Memori



Dua tipe triggering/aktivasi:

pulse-triggered edge-triggered



Pulse-triggered latch ON = 1, OFF = 0



Edge-triggered flip-flop

positive edge-triggered (ON = dari 0 ke 1; OFF = waktu lain) negative edge-triggered (ON = dari 1ke 0; OFF = waktu lain)

S-R Latch



Keluaran-keluaran: Q and Q'.



Ketika Q TINGGI, latch dalam keadaan SET.



Ketika Q RENDAH, latch dalam keadaan RESET.



Untuk active-HIGH input S-R latch (dikenal sebagai NOR gate latch),

R=TINGGI (dan S=RENDAH) a keadaan RESET

S=TINGGI (dan R=RENDAH) a keadaan SET

S=R= RENDAH a tidak berubah

(6)

S-R Latch



Untuk active-LOW input S'-R' latch

(dikenal sebagai

NAND gate latch),

R'=RENDAH (dan S'=TINGGI) a keadaan RESET

S'=RENDAH (dan R'=TINGGI) a keadaan SET

R„ = S„ = TINGGI a tidak berubah

R„ = S„ = LOW a Q = Q' = HIGH (terlarang)!



Kelemahan S-R latch: ada kondisi terlarang dan harus dihindari.

S-R Latch

 Tabel Karakateristik untuk active-high input S-R latch

 Tabel Karakateristik untuk active-low input S'-R' latch:

S R Q Q' 0 0 NC NC Keadaan sekarang = keadaan sebelumnya 1 0 1 0 Latch SET. 0 1 0 1 Latch RESET. 1 1 0 0 Kondisi terlarang S R Q Q' S' R' Q Q' 1 1 NC NC Keadaan sekarang = keadaan sebelumnya 0 1 1 0 Latch SET. 1 0 0 1 Latch RESET. 0 0 1 1 Kondisi terlarang. S R Q Q'

(7)

S-R Latch



Active-HIGH input S-R latch



Active-LOW input S‟-R‟ latch

R S Q Q' S R Q Q' 1 0 1 0 Kondisi awal 0 0 1 0 (setelah S=1, R=0) 0 1 0 1 0 0 0 1 (setelah S=0, R=1) 1 1 0 0 terlarang! S' R' Q Q' 1 0 0 1 awal 1 1 0 1 (setelah S'=1, R'=0) 0 1 1 0 1 1 1 0 (setelah S'=0, R'=1) 0 0 1 1 terlarang! S' R' Q Q' 0 1 1 0 0 0 1 0 1 0 0 1 0 0 0 1 1 1 0 0 S' R' Q Q'

Gated S-R Latch



S-R latch + enable input (EN) dan 2 NAND gate  gated S-R latch. S R Q Q' EN S EN R Q Q'

(8)

Gated S-R Latch



Keluaran-keluaran berubah(jika diperlukan) hanya pada saat EN TINGGI.



Pada kondisi bagaimana keadaan terlarang terjadi?



Tabel karakteristik: Q(t) S R Q(t+1) 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 indeterminate 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 indeterminate EN=1 S R Q(t+1) 0 0 Q(t) Tidak berubah 0 1 0 Reset 1 0 1 Set 1 1 indeterminate Q(t+1) = S + R'.Q S.R = 0

Gated D Latch



Membuat masukan R ekual denga S'  gated D latch.



D latch mengeliminasi kondisi yang tak diinginkan

dalam keadaan terlarang S-R latch.

D EN Q Q' D Q Q' EN

(9)

Gated D Latch



Ketika EN TINGGI,

D=TINGGI  latch SET D=RENDAH latch RESET



Jadi EN TINGGI, Q „,mengikuti‟ masukan D (data).



Tabel karakteristik: Ketika EN=1, Q(t+1) = D EN D Q(t+1) 1 0 0 Reset 1 1 1 Set 0 X Q(t) Tidak berubah

Edge-Triggered Flip-flop



Flip-flop: synchronous bistable device



Keluaran berubah keadaannya berdasarkan masukan

triggering clocknya.



Perubahan keadaan keluarannya bisa berdasarkan sinyal clock positive edge (rising edge) atau negative

edge (falling edge).

Positive edges Negative edges

(10)

Edge-Triggered Flip-flop



S-R, D dan J-K edge-triggered flip-flop. Catatan Simbol “>” pada masukan clock.

S C R Q Q' S C R Q Q' D C Q Q' D C Q Q' J C K Q Q' J C K Q Q'

Positive edge-triggered flip-flop

Negative edge-triggered flip-flop

S-R Flip-flop



S-R flip-flop: pada ujung triggering pulsa clock,

S=TINGGI (dan R=RENDAH) a keadaan SET R=TINGGI (dan S=RENDAH) a keadaan RESET

S = R = RENDAH a tidak berubah S = R = TINGGI a terlarang



Tabel Karakteristik

X = irrelevant (“don’t care”)

 = transisi clock dari RENDAH ke TINGGI

S R CLK Q(t+1) Komentar 0 0 X Q(t) Tidak berubah 0 1  0 Reset 1 0  1 Set 1 1  ? Terlarang

(11)

S-R Flip-flop



Ada 3 bagian:

basic NAND latch pulse-steering circuit

pulse transition detector (or edge detector) circuit



pulse transition detector detects a rising (or falling)

edge and produces a very short-duration spike.

S-R Flip-flop

The pulse transition detector.

S Q Q' CLK Pulse transition detector R Positive-going transition (rising edge) CLK CLK' CLK* CLK' CLK CLK* Negative-going transition (falling edge) CLK' CLK CLK* CLK CLK' CLK*

(12)

D Flip-flop



D flip-flop: Masukan tunggal D (data)

D=TINGGI a keadaan SET

D=RENDAH a keadaan RESET



Q mengikuti D pada tepi clock.



Mengkonversikan S-R flip-flop ke D flip-flop dengan menambahkan sebuah inverter.

positive edge-triggered D flop dibentuk dengan S-R flip-flop. S C R Q Q' CLK D D CLK Q(t+1) Keterangan 1  1 Set 0  0 Reset

 = transisi clock RENDAH ke TINGGI

D Flip-flop



Aplikasi: Transfer Data Parallel.

Untuk mentransfer keluaran X, Y, Z ke flip-flop Q₁, Q₂ dan Q₃ untuk penyimpan.

* After occurrence of negative-going

Q1 = X* D CLK Q Q' Q2 = Y* D CLK Q Q' Q3 = Z* D CLK Q Q' Combinational logic circuit Transfer X Y Z

(13)

J-K Flip-flop



Tidak ada keadaan terlarang.



Termasuk toggle state.

J=TINGGI (dan K=RENDAH) a keadaan SET

K=TINGGI (dan J=RENDAH) a keadaan RESET

J=K=RENDAH a tidak berubah keadaannya

J=K=TINGGI a toggle (kebalikan dari keadaan sebelumnya)

J-K Flip-flop



J-K flip-flop.



Tabel Karakteristik. J Q Q' CLK Pulse transition detector K J K CLK Q(t+1) Keterangan 0 0  Q(t) Tidak berubah 0 1  0 Reset 1 0  1 Set 1 1  Q(t)' Toggle Q J K Q(t+1) 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 Q(t+1) = J.Q' + K'.Q

(14)

T Flip-flop



T flip-flop: versi masukan tunggak dari J-K flip flop,

dibentuk dari JK Flip-flop dengan kedua masukannya dihubungkan bersama-sama.



Tabel karakteristik. T CLK Q(t+1) Keterangan 0  Q(t) Tidak berubah 1  Q(t)' Toggle Q T Q(t+1) 0 0 0 0 1 1 1 0 1 1 1 0 Q(t+1) = T.Q' + T'.Q T Q Q' CLK Pulse transition detector J C K Q Q' CLK T

T Flip-flop



Aplikasi: Pembagi Frekuensi.



Aplikasi: Counter J C K Q CLK High CLK Q

Membagi frekuensi clock dengan 2.

J C K QA CLK High J C K QB High CLK QA QB

(15)

Masukan-masukan Asynchronous



Masukan-masukan S-R, D and J-K FF adakalah synchronous , data masukan dari FF tersebut ditransfer ke keluaran FF hanya terjadi bila ada perubahan keadaaan pada pulsa clocknya.



Masukan-masukan Asynchronous mempengaruhi

keadaan keluaran flip-flopnya dan tidak dipengaruhi oleh clocknya. contoh preset (PRE) dan clear (CLR) [atau direct set (SD) dan direct reset (RD)]



Ketika PRE=TINGGI, Q berubah menjadi TINGGI.



Ketika CLR=TINGGI, Q diklirkan menjadi RENDAH.



Flip-flop dalam mode operasi normal ketika PRE dam

CLR RENDAH.

Masukan Asynchronous



J-K flip-flop dengan active-RENDAH preset and clear inputs. J Q Q' CLK Pulse transition detector K PRE CLR J C K Q Q' PRE CLR PRE CLR CLK Q

Preset Toggle Clear