Output. Input R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock

(1)

XII. XII. RANGKAIAN LOGIKA

RANGKAIAN LOGIKA

SEKUENSIAL SINKRON

A

A.. PENDAHULUAN

PENDAHULUAN

R.Kombinasi Onal Flip-Flop Pulsa Clock

Pulsa Clock

Input Output

(2)

B. B. LATCHES

LATCHES

1 1.. RS

RS –– FF

FF =

= Reset

Reset –– Set

Set Flip

Flip --Flop

Flop

=

= Bistable

Bistable

=

= One

One Bit

Bit Memory

Memory

•• Simbol

Simbol RS

RS –– FF

FF

RS - FF

S

R

Q

(3)

•• Komponen

Komponen RS

RS –– FF

FF

aa..Gerbang

Gerbang NAND

NAND

Tabel

Tabel kebenaran

kebenaran

S

R

Q

I N P U T I N P U T O U T P U T O U T P U T R S R S Q Q’Q Q’ 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 0 1 0 1 1 0 1 0 Qn Qn’ Qn Qn’

(4)

b

b.. Gerbang

Gerbang NOR

NOR

Tabel

Tabel kebenaran

kebenaran

S

R

Q

I N P U T I N P U T O U T P U T O U T P U T R S R S Q Q’Q Q’ 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn’ Qn Qn’ 0 1 0 1 1 0 1 0 0 0 0 0

(5)

2. 2. CLOCKED RS

CLOCKED RS -- FF

FF

•• Simbol

Simbol

•• Diagram

Diagram logika

logika

RS - FF

S

R

Q

Clk

S

R

Q

Clk

(6)

••

Tabel

Tabel kebenaran

kebenaran

I N P U T I N P U T O U T P U T O U T P U T Q S R Q S R Q Q _n+1_n+1 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 1 1 x x 1 1 0 0 1 1 x x x = indeterminate x = indeterminate Q

Q_n_n = PS (Present State)= PS (Present State) Q

Q_n+1_n+1 = NS (Next State)= NS (Next State)

•

• Persamaan

Persamaan

karakteristik

Q

_{n + 1}_{n + 1}

= S + R Q

S R = 0

(7)

3.

3. DATA

DATA –– FF ( D

FF ( D –– FF )

FF )

•• Simbol

Simbol

•• Diagram

Diagram logika

logika

D - FF

D

Q

Q’

Clk

S

Q

Q’

Clk

(8)

•• TabelTabel kebenarankebenaran

•• PersamaanPersamaan karakteristikkarakteristik

4 4.. TOGGLETOGGLE –– FFFF (( TT –– FFFF )) •• SimbolSimbol I N P U T I N P U T O U T P U T O U T P U T Q Q_n_n DD Q Q _n+1_n+1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 1 Q n + 1 = D Q n + 1 = D

T - FF

D

Q

Clk

(9)

•• DiagramDiagram logikalogika

•• TabelTabel kebenarankebenaran

•• PersamaanPersamaan karakteristikkarakteristik

Q

_{n + 1}_{n + 1}

= T Q’ + Q T’

I N P U T I N P U T O U T P U T O U T P U T Q T Q T Q Q _n+1_n+1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 0 0

T

Clk

Q

Q’

(10)

5. 5. JK

JK -- FF

FF

•• Simbol

Simbol

•• Diagram

Diagram logika

logika

JK - FF

J

Q

Q’

K

Clk

J

K

Clk

Q

Q’

(11)

••

Tabel

Tabel kebenaran

kebenaran

I N P U T I N P U T O U T P U T O U T P U T Q Q_n_n J KJ K Q Q _n+1_n+1 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 0

•

• Persamaan karakteristik

Persamaan karakteristik

Q

(12)

XIII. XIII. RANGKAIAN LOGIKA

RANGKAIAN LOGIKA

SEKUENSIAL SINKRON

A. PROSEDUR PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON

1

1.. NyatakanNyatakan diagramdiagram keadaankeadaan (State(State diagram),diagram), diagram

diagram waktu/alirwaktu/alir dalamdalam bentukbentuk tabeltabel present

present statestate dandan nextnext state,state, kemudiankemudian merubah

merubah tabeltabel tersebuttersebut menjadimenjadi tabeltabel eksitasi

eksitasi.. 2

2.. MemilihMemilih jenisjenis FFFF untukuntuk menentukanmenentukan persamaan

persamaan mooremoore atauatau meelymeely atauatau eksitasieksitasi dengan

dengan metodemetode petapeta KK.. 3

3.. MenggambarMenggambar rangkaianrangkaian sekuensialsekuensial sinkronsinkron yang

yang dihubungkandihubungkan sistemsistem clockclock keke semuasemua FFFF agar

(13)

CONTOH 1

Rancang rangkaian sekuensial sinkron

menggunakan JK

menggunakan JK--FF untuk state tabel sbb.

FF untuk state tabel sbb.

Present State

Present State Next StateNext State A B A B X = 0X = 0 X = 1X = 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 A A 0 0 1 1 1 1 1 1 B B 0 0 0 0 0 0 1 1 A A 0 0 0 0 1 1 0 0 B B 1 1 1 1 1 1 0 0

(14)

LANJUTAN ………

Tabel

Tabel eksitasi

eksitasi dengan

dengan JK

JK -- FF

FF

PS

PS INPUTINPUT NSNS INPUT JK INPUT JK -- FFFF A B A B XX A BA B JA KAJA KA JB KBJB KB 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 0 0 X 0 X 0 X 0 X 1 X 1 X 0 X 0 X X 0 X 0 X 0 X 0 X 0 X 0 X 1 X 1 0 X 0 X 1 X 1 X X 1 X 1 X 0 X 0 0 X 0 X 1 X 1 X X 0 X 0 X 1 X 1

(15)

Lanjutan ……..

Persamaan

Persamaan karakteristik

karakteristik

JA

JA =

= BX’

BX’

JB

JB =

= X

X

KA

KA =

= BX

BX

KB

KB =

= (AX)’

(AX)’ +

+ AX

AX =

= (A

(A

⊕

⊕ X)’

X)’

Gambar

Gambar rangkaian

rangkaian logika

logika

Q Q K JB Q Q K JA

A’

A

B’

_B

X

CLK

(16)

B.

B. PROSEDUR ANALISIS RANGKAIAN

PROSEDUR ANALISIS RANGKAIAN

SEKUENSIAL SINKRON

1. Tentukan variabel keadaan Flip - Flop

2. 2. Tentukan persamaan eksitasi Flip

Tentukan persamaan eksitasi Flip--Flop

Flop

3. 3. Persamaan output Next State dapat

Persamaan output Next State dapat

diperoleh dari tabel dan persamaan

karakteristik (D

karakteristik (D –– FF, T

FF, T –– FF, JK

FF, JK –– FF

FF

dan RS

dan RS –– FF)

FF)

4 4.. Tentukan

Tentukan tabel

tabel transisi

transisi menggunakan

menggunakan

peta

peta -- K

K

5

(17)

Contoh …….

Analisa

Analisa dan

dan buatlah

buatlah diagram

diagram keadaan

keadaan untuk

untuk

rangkaian

rangkaian logika

logika sbb

sbb..

X

Y₁ D₁ D-FF D₂ D-FF Y₁ Y₂ Y₂ Z CLOCK 1 2

(18)

Lanjutan ……..

Persamaan

Persamaan eksitasi

eksitasi

D

₁₁

=

= Y

Y

₁₁

Y

₂₂

X

D

₂₂

=

= X

X +

+ Y

Y

₁₁

Y

₂₂

Z

Z =

= Y

Y

₁₁

..Y

Y

₂₂

..X

X

Persamaan

Persamaan output

output Next

Next State

State (( Ingat

Ingat

persamaan

persamaan karakteristik

karakteristik untuk

untuk D

D –– FF

FF

(Q

_n_n ₊_{+ 1}₁

=

= D

D ))

Y

₁₁ ₍₍_n_n ₊_{+ 1}₁₎₎

=

= D

D

₁₁

=

= Y

Y

₁₁

Y

₂₂

X

Y

₂₂ ₍₍_n_n ₊_{+ 1}₁₎₎

=

= D

D

₂₂

=

= X

X +

+ Y

Y

₁₁

Y

₂₂

(19)

Lanjutan ……..

Tabel Transisi

01 , 0 01 , 0 00 , 0 00 , 0 10 10 01 , 0 01 , 0 00 , 0 00 , 0 11 11 01 , 0 01 , 0 11 , 0 11 , 0 01 01 01 , 0 01 , 0 11 , 0 11 , 0 00 00 1 1 0 0 Y Y₁₁YY₂₂/X/X YY₁₁YY₂₂/X/X 00 11 a 00 a 00 a , 0a , 0 b , 0b , 0 b 01 b 01 c , 0c , 0 b , 0b , 0 c 11 c 11 a , 0a , 0 b , 0b , 0 d 10 d 10 a , 0a , 0 b , 0b , 0 Z

Y

₂₂ ₍₍_n_n _{+ 1}_{+ 1}₎₎

Y

₁₁ ₍₍_n_n _{+ 1}_{+ 1}₎₎

(20)

STATE DIAGRAM

b

c

a

d

_{(keadaan berlebih)}_{(keadaan berlebih)}State redudantState redudant

0/0 0/0 0/0 0/0 0/0 0/0 1/0 1/0 0/0 0/0 1/1 1/1 1/0 1/0 1/0 1/0

(21)

Contoh 2.

Analisa dan buatlah diagram keadaan untuk

rangkaian logika sbb.

Z J₂

K

₂ J₁

K

₁ X _Y 1 Y₁ Y₂ Y₂ CLK

(22)

Jawab.

Langkah 1/2

Variabel keadaan

pers. Eksitasi

J

₁

= Y

_2(n)

X

K

₁

= Y

_2(n)

J

₂

= X

K

₂

= X’

Z = Y

_1(n)

Y

_2(n)

output

input

(23)

Langkah 3

Pers. Output NS (JK – FF)

Y

_1(n+1)

= Y

_1(n)

(Y

_2(n)

)” + Y

_1(n)

Y

_2(n)

X

= Y

_1(n)

Y

_2(n)

+ (Y

_1(n)

)’ Y

_2(n)

X

Y

_2(n+1)

= Y

_2(n)

(X)” + Y

_2(n)

X

= Y

_2(n)

X + (Y

_2(n)

)’ X

= X

Q

_n+1_n+1

= Q

_n_n

K’ + Q

_n_n

’’

(24)

Langkah 4

Peta K

tabel transisi

Y Y_1n_1nYY_2n_2n/X/X X = 0X = 0 X = 1X = 1 00 00 00,000,0 01,001,0 01 01 00,000,0 11,011,0 11 11 10,010,0 11,011,0 10 10 00,100,1 01,001,0 X X Y Y₁₁YY₂₂ 00 11 aa a,0a,0 b,0b,0 b b a,0a,0 c,0c,0 cc d,0d,0 c,0c,0 d d a,1a,1 b,1b,1 Y Y_1(n+1)_1(n+1) YY2(n+1)2(n+1) ZZ

(25)

Langkah 5

Diagram keadaan

b

c

a

d

0/0 0/0 0/0 0/0 0/0 0/0 1/0 1/0 1/0 1/0 1/0 1/0 1/1 1/1 0/1 0/1

(26)

Latihan…….

Buat

Buat diagram

diagram rangkaian

rangkaian sekuensial

sekuensial sinkron

sinkron

D₁ D₂ Y₁ Y₁’ Y₂ Y₂’ X Z CLK

(27)

Jawaban.

01

00

0/0 0/0

11

10

1/0 1/0 1/0 1/0 1/0 1/0 1/0 1/0 0/1 0/1 0/1 0/1 0/1 0/1 X X Z Z

(28)

C.

C. HDL UNTUK RANGKAIAN

HDL UNTUK RANGKAIAN

SEKUENSIAL SINKRON

Behavioral Modelling

Initial

Always

(29)

XIV. XIV. RANGKAIAN LOGIKA

RANGKAIAN LOGIKA

SEKUENSIAL SINKRON

A. PENYEDERHANAAN KONDISI ( STATE

REDUCTION )

State

State reduction

reduction adalah

adalah prosedur

prosedur untuk

untuk

melakukan

penyederhanaan

didasarkan

pada

pada algoritma

algoritma bahwa

bahwa dua

dua keadaan

keadaan (state)

(state)

dalam

dalam tabel

tabel keadaan

keadaan (state

(state table)

table) dapat

dapat

digabungkan

menjadi

satu,

jika

dapat

ditunjukkan

ditunjukkan bahwa

bahwa mereka

mereka sama

sama..

Dua

Dua keadaan

keadaan (state)

(state) disebut

disebut sama

sama jika

jika

untuk

setiap

kombinasi

input

yang

mungkin

menghasilkan

output

sama

menuju

menuju ke

ke keadaan

keadaan berikut

berikut (next

(next state)

state)

yang

(30)

B.

B. ALGORITMA STATE REDUCTION

ALGORITMA STATE REDUCTION

State Diagram

State Table

Implication Table

State Table Hasil Reduksi

(31)

CONTOH 1

Diinginkan

Diinginkan state

state diagram

diagram ini

ini dapat

dapat di

di

sederhanakan state/kondisinya.

b

a

d

e

0/0 0/0 0/0 0/0 1/1 1/1 1/0 1/0 0/1 0/1 1/0 1/0 0/1 0/1 1/1 1/1 1/1 1/1

c

0/1 0/1 State Diagram State Diagram

(32)

Lanjutan ………

Jawab

Present State

Present State Next StateNext State OutputOutput X = 0 X =1 X = 0 X =1 X = 0 X = 1X = 0 X = 1 aa b b cc d d ee b d b d e c e c c b c b b d b d e c e c 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 1 0 1 0