BUS SISTEM, ORGANISASI KOMPUTER (Pert 9) - Diponegoro University | Institutional Repository (UNDIP-IR)

Bus Sistem

PROGRAM STUDI

S1 SISTEM KOMPUTER

UNIVERSITAS DIPONEGORO

 _{Pemrograman (hardware) merupakan proses}

penghu-bungan berbagai komponen logik pada konfigurasi yang diinginkan untuk membentuk operasi aritmatik dan logik pada data tertentu

 _{Hardwired program tidak flexibel}

 _{General purpose hardware dapat mengerjakan}

berbagai macam tugas tergantung sinyal kendali yang diberikan

 _{Daripada melakukan re-wiring, Lebih baik}

 _{Adalah suatu deretan langkah-langkah}

 _{Pada setiap langkah, dikerjakan suatu} operasi arithmetic atau logical

 _{Untuk setiap operasi disediakan kode yang} unik

 Contoh: ADD, MOVE

 _{Bagian hardware tertentu menerima kode} tersebut kemudian menghasilkan sinyal-sinyal kendali

 _{Control Unit (CU) dan Arithmetic and Logic} Unit (ALU) membentuk Central Processing Unit (CPU)

 _{Data dan instruksi harus diberikan ke sistem} dan dikeluarkan dari sistem

 _Input/output

 _{Diperlukan tempat untuk menyimpan}

sementara kode instruksi dan hasil operasi.

 _{Two steps:}

 _{Program Counter (PC) berisi address instruksi}

berikutnya yang akan diambil

 _{Processor mengambil instruksi dari memory pada}

lokasi yang ditunjuk oleh PC

 _{Naikkan PC}

 Kecuali ada perintah tertentu

 _{Instruksi dimasukkan ke Instruction Register (IR)}

 _{Processor meng-interpret dan melakukan}

 _{Processor-memory}

 Transfer data antara CPU dengan main memory

 _{Processor I/O}

 Transfer data antara CPU dengan I/O module

 _{Data processing}

 Operasi arithmetic dan logical pada data tertentu

 _Control

 Mengubah urutan operasi

 Contoh: jump

 _{Suatu mekanisme yang disediakan bagi modul-modul lain}

(mis. I/O) untuk dapat meng-interupsi operasi normal CPU

 _Program

 Misal: overflow, division by zero

 _Timer

 Dihasilkan oleh internal processor timer

 Digunakan dalam pre-emptive multi-tasking

 _I/O

 dari I/O controller

 _{Hardware failure}

 _{Ditambahkan ke instruction cycle}

 _{Processor memeriksa adanya interrupt}

 Diberitahukan lewat interrupt signal

 _{Jika tidak ada interrupt, fetch next instruction}

 _{Jika ada interrupt:}

 Tunda eksekusi dari program saat itu

 Simpan context

 Set PC ke awal address dari routine interrupt handler

 Proses interrupt

 _{Disable interrupts}

 _{Processor akan mengabaikan interrupt berikutnya}  _{Interrupts tetap akan diperiksa setelah interrupt}

ynag pertama selesai dilayani

 _{Interrupts ditangani dalam urutan sesuai}

datangnya

 _{Define priorities}

 Low priority interrupts dapat di interrupt oleh higher priority interrupts

 _{Semua unit harus tersambung}

 _{Unit yang beda memiliki sambungan yang} beda

 _Memory

 _Input/Output

 _{Menerima dan mengirim data}

 _{Menerima addresses}

 _{Menerima sinyal kendali}

 _Read

 _{Serupa dengan sambungan memori}

 _Output

 Menerima data dari computer

 Mengirimkan data ke peripheral

 _Input

 _{Menerima sinyal kendali dari computer}

 _{Mengirimkan sinyal kendali ke peripherals}

 Contoh: spin disk

 _{Menerima address dari computer}

 _{Contoh: nomor port}

 _{Membaca instruksi dan data}

 _{Menuliskan data (setelah diproses)}

 _{Mengirimkan sinyal kendali ke unit-unit lain}

 _{Ada beberapa kemungkinan interkoneksi} sistem

 _{Yang biasa dipakai: Single Bus dan multiple} BUS

 _{PC: Control/Address/Data bus}

 _{Jalur komunikasi yang menghubungkan} beberapa device

 _{Biasanya menggunakan cara broadcast}

 _{Seringkali dikelompokkan}

 _{Satu bus berisi sejumlah kanal (jalur)}  _{Contoh bus data 32-bit berisi 32 jalur}

 _{Membawa data}

 _{Tidak dibedakan antara “data” dan “instruksi”}

 _{Lebar jalur menentukan performance}

 _{Menentukan asal atau tujuan dari data}

 _{Misalkan CPU perlu membaca instruksi (data)} dari memori pada lokasi tertentu

 _{Lebar jalur menentukan kapasitas memori} maksimum dari sistem

 _{Contoh 8080 memiliki 16 bit address bus maka}

 _{Informasi kendali dan timing}

 _{Sinyal read/write memory (MRD/MWR)}  _{Interrupt request (IRQ)}

 _{Bagaimana bentuk fisik bus?}

 _{Jalur-jalur parallel PCB}  _{Ribbon cables}

 Strip connectors pada mother boards

 contoh PCI

 _{Banyak devices pada bus tunggal} menyebabkan:

 Propagation delays

 Jalur data yg panjang berarti memerlukan koordinasi

pemkaian shg berpengaruh pada performance

 If aggregate data transfer approaches bus capacity

 _Dedicated

 _{Jalur data & address terpisah}

 _Multiplexed

 Jalur bersama

 _{Address dan data pada saat yg beda}  _{Keuntungan – jalur sedikit}

 _Kerugian

 Kendali lebih komplek

 _{Beberapa modul mengendalikan bus}

 _{contoh CPU dan DMA controller}

 _{Setiap saat hanya satu modul yg} mengendalikan

 _{Ada satu hardware device yg mengendalikan} akses bus

 Bus Controller

 Arbitrer

 _{Setiap module dapat meng-klaim bus}

 _{Koordinasi event pada bus}

 _Synchronous

 Event ditentukan oleh sinyal clock

 Control Bus termasuk jalur clock

 _{Siklus bus ( bus cycle) transmisi 1 ke 0}  _{Semua devices dpt membaca jakur clock}

 _{Biasanya sinkronisasi terjadi pada tepi naik}

(leading edge)

 _{Peripheral Component Interconnection}

 _{Dikeluarkan oleh Intel sebagai public domain}

 _{32 atau 64 bit}

 _{Jalur System}

 clock and reset

 _{Address & Data}

 32 jalur multiplex address/data

 Jalur validasi

 _{Interface Control}

 _Arbitrasi

 Not shared

 Direct connection to PCI bus arbiter

 _{Interrupt lines}

 Not shared

 _{Cache support}

 _{64-bit Bus Extension}

 Additional 32 lines

 Time multiplexed

 2 lines to enable devices to agree to use 64-bit transfer

 _{JTAG/Boundary Scan}

 _{Transaksi antara initiator (master) dg target}

 _{Master pegang kendali bus}

 _{Master menentukan jenis transaksi}

 _{Misal I/O read/write}

 _{Fase Address}

 _{www.pcguide.com/ref/mbsys/buses/}