Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi

(1)

=== PERANCANGAN RANGKAIAN SEKUENSIAL ===

Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu.

Bentuk dasar rangkaian sekuensial adalah flip-flop. Flip-flop dapat dirangkai untuk membentuk rangkaian logika sekuensial yang berguna untuk penyimpanan, pewaktu, perhitungan, dan pengurutan.

 Flip-flop Set-Reset

Flip-flop S-R dapat dibuat dari gerbang NOR atau NAND.

Gambar Simbol Logika Flip – Flop S-R.

Tabel kebenaran rangkaian dan diagram pewaktu flip-flop S-R yang terbuat dari gerbang NAND ditunjukkan pada gambar di bawah ini.

Mode Operasi

Input Output

S R Q

Larangan 0 0 1 1

Set 0 1 1 0

Reset 1 0 0 1

Tetap 1 1 Tetap

( a )

( b ) ( c )

Gambar (a) Tabel kebenaran flop S-R gerbang NAND; (b) Rangkaian flip-flop yang terbuat dari gerbang NAND; (c) Diagram pewaktu.

Rangkaian Sekuensial

Variabel Masukan Keluaran

(2)

Jurusan Teknik Elektro (S1) UAD Yogyakarta

Rangkaian diagram pewaktu dan tabel kebenaran flip-flop S-R yang terbuat dari gerbang NOR ditunjukkan pada gambar di bawah ini.

( a ) ( b )

Mode Operasi

Input Output

S R Q

Tetap 0 0 Tetap

Reset 0 1 0 1

Set 1 0 1 0

Larangan 1 1 0 0

( c )

Gambar (a) Rangkaian flip-flop yang terbuat dari gerbang NOR; (b) Diagram pewaktu; (c) Tabel kebenaran flip-flop S-R gerbang NOR.

Flip-flop mempunyai dua keluaran ( Q dan ). Keluaran Q paling sering dipakai. Pada kondisi normal, Q dan selalu merupakan komplementer (berlawanan keadaan). Bila Q = 1, maka = 0 dan bila Q = 0, maka = 1, tetapi pada mode Operasi Larangan keadaan Q = = 1, kondisi ini tidak digunakan pada flip-flop S-R. Dari dua jenis diatas, flip – flop yang digunakan untuk pembahasan selanjutnya adalah flip – flop RS yang terbuat dari gerbang NAND.

Contoh 1 :

1. Tuliskan keluaran biner pada keluaran normal (Q) dan mode operasi dari flip-flop S-R yang ditunjukkan pada gambar dibawah ini.

Jawab :

Keluaran biner pada keluaran Q adalah sebagai berikut:

Pulsa a b c d e f G h i j

Q 1 1 0 0 0 0 1 1 1 0

Mode operasinya adalah sebagai berikut :

Pulsa a = set; Pulsa d = tetap; Pulsa g = set; Pulsa j = reset; Pulsa b = tetap; Pulsa e = reset; Pulsa h = tetap;

(3)

2. Gambarkan diagram pewaktu Q dan tulis mode operasinya untuk flip-flop S-R bila masukan R dan S adalah sebagai berikut :

Jawab :

Garis putus – putus menunjukkan saat terjadinya mode operasi. Mode operasi :

1 = Larangan Q = 1 2 = Reset Q = 0 3 = Tetap Q = 0 4 = Set Q = 1 5 = Reset Q = 0 6 = Larangan = Q = 1 7 = Set Q = 1

 Piranti Sinkron dan Asinkron

Flip-flop S-R pada dasarnya merupakan piranti asinkron, artinya tidak beroperasi serempak dengan detak (clock) atau piranti pewaktu. Bila flip-flop dioperasikan secara serempak dengan detak (clock), maka flip-flop jenis ini disebut sebagai piranti sinkron. Kebanyakan piranti digital yang kompleks beroperasi sebagai sistem sekuensial sinkron. Hal ini menyatakan bahwa, sinyal detak master dikirimkan kepada seluruh bagian sistem tersebut untuk mengkoordinasikan operasinya. Untuk memahami hal ini, terlebih dahulu perlu diperhatikan bagaimana bagian-bagian dari detak (clock) di definisikan.

Gambar di bawah ini adalah detak (clock) berupa gelombang persegi yang biasa dipakai pada peralatan digital.

(4)

Jurusan Teknik Elektro (S1) UAD Yogyakarta Penjelasan :

 Semula pulsa berada pada tegangan GND (ground) atau level rendah (garis ab), ini disebut logis 0.

 Pada titik b level pulsa berubah dari rendah ke tinggi. Titik b menunjukkan ujung positif dari pulsa 1.

 Pada garis bc, pulsa berada pada level tinggi. Keadaan ini disebut logis 1.

 Pada titik c, level pulsa berubah dari tinggi ke rendah. Titik c menunjukkan ujung negatif dari pulsa 1.

 Flip-flop S-R berdetak

Flip-flop S-R berdetak akan beroperasi serempak dengan detak, dengan kata lain flip-flop tersebut beroperasi secara sinkron.

(

Gambar (a) mengilustrasikan dua gerbang NAND yang ditambahkan pada flip-flop S-R yang berdetak, (b): simbol logika flip-flip-flop S-R yang berdetak.

Gambar NAND 3 dan 4 menambahkan sifat berdetak pada flip-flop S-R tersebut. Sedangkan gerbang NAND 1 dan 2 menyebabkan terbentuknya flip-flop S-R. Cara kerja flip-flop tersebut digambarkan oleh tabel kebenaran dibawah ini.

Mode

Jenis-jenis pemacuan (trigger) pada flip-flop:

a) Pemacuan ujung positif ( positive – edge – triggered ) b) Pemacuan ujung negatif ( negative – edge – triggered ) c) Pemacuan pulsa positif

(5)

( a ) ( b ) ( c ) ( d )

Gambar (a) flip – flop dipicu ujung positif ( ); (b) flip – flop dipicu ujung negative ( ) ; (c) flip – flop dipicu pulsa positif ( ) ; (d) flip – flop

dipicu pulsa negative ( ).

Gambar dibawah ini adalah diagram waktu dari 4 buah flip – flop RS yang dipacu, dan semua flip – flop semula mempunyai Qn = 0 dan diberi masukan R dan S yang sama.

a) Flip-flop S-R dipicu ujung positif ( rising edge )

Penjelasan :

Untuk flip-flop yang dipacu ujung positif, pemindahan data dari masukan (R dan S) menuju ke keluaran (Q dan ) terjadi pada titik-titik ujung positif pulsa (mode operasi terjadi pada ujung positif pulsa), dalam hal ini pada titik-titik: b, d, f, h, j, l, n, dan p. Semula Qn = 0, maka pada garis ab setelah ada clock; Q = 0, untuk titik-titik ujung

positif dapat dilihat pada daftar berikut.

Titik S R Q Mode

b 1 0 1 Set

d 0 0 1 Tetap

f 0 1 0 Reset

h 0 0 1 Tetap

j 1 0 1 Set

l 0 0 1 Tetap

n 1 1 1 Larangan

(6)

b) Pemacuan ujung negatif ( folling edge )

Penjelasan :

Titik-titik ujung negatif adalah: c, e, g, i, k, m, o, q, semula Qn = 0, maka pada garis ab

setelah ada clock; Q = 0, untuk titik-titik ujung negatif dapat dilihat pada daftar berikut.

Titik S R Q Mode

c) Pemacuan pulsa positif

Penjelasan :

(7)

d) Pemacuan pulsa negatif

Penjelasan :

Bila flip-flop S-R dipacu pulsa negatif, pemindahan data terjadi selama selang satu pulsa negatif

(8)

Gambar Rangkaian Flip – flop D

 Flip-flop JK

Flip-flop JK merupakan elemen memori yang ideal digunakan sebagai pencacah, pembagi frekuensi, dan register.

Rangkaian flip – flop JK ditunjukkan oleh gambar di bawah ini.

 Pemacuan tepi positif dan tepi negatif

Gambar di bawah ini menunjukkan simbol logika, tabel kebenaran, dan diagram pewaktu untuk flip – flop JK yang dipacu tepi positif dan tepi negatif.

(a) (b)

Clk J K Q MODE Clk J K Q MODE

0 0 Tetap Tetap 0 0 Tetap Tetap

0 1 0 Reset 0 1 0 Reset

1 0 1 Set 1 0 1 Set

1 1 Togel Togel 1 1 Togel Togel

(9)

(e)

(f)

Gambar (a) Simbol flip-flop JK dipacu ujung positif; (b) Simbol flip-flop JK dipacu ujung negatif; (c) Tabel kebenaran flip-flop JK dipacu ujung positif; (d) Tabel kebenaran flip-flop JK dipacu ujung negatif; (e) Diagram pewaktu flip-flop

JK dipacu ujung negatif; (f) Diagram pewaktu flip-flop JK dipacu ujung positif.

 Beda waktu flip-flop JK yang dipacu ujung positif dan ujung negatif

Gambar di bawah ini menunjukkan perbandingan diagram waktu dan flip-flop JK yang dipacu ujung positif dan ujung negatif, bila keluarannya dalam keadaan mode togel ( J = 1 dan K = 1 ).

Gambar Pemacuan flip-flop ujung positif dan ujung negatif.

(10)

 Flip-flop JK dipacu pulsa positif

Gambar di bawah ini adalah tabel kebenaran flip-flop JK yang dipacu pulsa positif dan simbol logikanya.

Mode Operasi Masukan Keluaran

CK J K Q

Tetap 0 0 tidak berubah

Reset 0 1 0 1

Set 1 0 1 0

Togel 1 1 Keadaan

berlawanan Gambar tabel kebenaran untuk flip-flop JK yang dipacu pulsa positif

Gambar simbol logika FF JK dipacu pulsa positif.

Dalam mode tetap, set dan reset untuk satu pulsa tidak ada masalah. Tetapi dalam mode “togel” untuk satu pulsa flip-flop JK ini dapat mengalami kesulitan fisis dalam operasinya. Hal ini dapat dijelaskan sebagai berikut, untuk memindahkan data dari masukan (J & K) menuju keluaran (Q dan ) dibutuhkan waktu selama ∆t yang sama dengan keterlambatan atau penundaan rambat melalui gerbang 1 dan 3 atau gerbang 2 dan 4, kenyataannya ∆t << tp (∆t jauh lebih kecil dari tp). Akibatnya selama jangka waktu pulsa tp dengan Clk = 1, keluaran alat akan berosilasi antara 0 dan 1 (alat melakukan pentogelan terus menerus), sehingga pada akhir pulsa Clk = 0 harga keluaran Q tidak dapat ditentukan.

 Keadaan pacu balik (race around condition)

Suatu keadaan pada flip-flop JK yang dipacu pulsa, saat J = K = 1 (mode togel) dan saat pulsa Clk = 1. Flip-flop ini akan mengalami pentogelan terus menerus dengan keluaran berosilasi antara 1 dan 0, keadaan ini disebut keadaan Pacu Balik atau lomba balik (race around). Keadaan ini dapat diatasi dengan memacu flip-flop JK Master-Slave.

 Flip-flop JK Master-Slave (Majikan-Budak)

(11)

Mode Togel

Ketika J = k = 1 dan Clk = 1, si majikan akan mengalami togel satu kali dan si budak tidak aktif ini berarti keluaran tertahan pada S dan R. Ketika J = K = 1 dan Clk = 0, majikan tidak aktif dan budak aktif, sehingga data dari S dan R diteruskan menuju Q dan .

 Flip-flop JK dengan Preset dan Clear

Dengan membuat tambahan masukan berupa Preset dan Clear, flip-flop JK ini bisa berada pada Mode asinkron (bekerja tanpa pengaruh clock) atau mode sinkron (bekerja dengan menggunakan pengaruh clock). Gambar berikut adalah flip-flop JK yang diberi masukan Preset dan Clear dan tabel kebenarannya.

Gambar Flip-flop JK dengan Preset dan Clear

Gambar Tabel kebenaran flip – flop JK dengan Preset dan Clear

Mode Operasi

Masukan Keluaran

Asinkron Sinkron

Q PR CLR Clk J K

Terlarang 0 0 d d d 1 1

Set asinkron 0 1 d d d 1 0

Reset asinkron 1 0 d d d 0 1

Tetap 1 1 0 0 Tetap Tetap

Reset sinkron 1 1 0 1 0 1

Set sinkron 1 1 1 0 1 0

Togel 1 1 1 1 Togel Togel

0 = RENDAH, 1 = TINGGI,

(12)

Mata kuliah TEKNIK DIGITAL

 Flip-flop T

Flip-flop T bekerja sebagai saklar togel. Pada flip-flop JK, jika J = K = 1 dan Clock = 1 maka Q = togel. Dengan demikian flip-flop JK bisa diubah menjadi flip-flop T. Gambar berikut menunjukkan flip-flop JK yang diubah menjadi flip-flop T, Simbol flip-flop T, dan tabel kebenarannya dari flip-flop T.

 Waktu siap tsetup ( setup time )

tsetup adalah waktu minimum bagi kehadiran bit data pada masukan sebelum tepi sinyal

Clk memicu gerbang logika. Jadi data harus berada pada masukan minimal selama tsetup

sebelum pulsa Clock datang.

 Waktu tunda propagasi (perambatan) tp

Tp adalah selang waktu yang dibutuhkan untuk memproses data menjadi keluaran. Jadi untuk memproses data menjadi keluaran dibutuhkan waktu selama tp.

 Waktu tahan thold (hold time)

thold adalah selang waktu minimum yang dibutuhkan oleh bit keluaran untuk bertahan

pada keluaran sesudah tepi sinyal clock memicu gerbang logika. Jadi bit keluaran harus berada pada keluaran minimal selama thold, sesudah tepi sinyal clock memicu gerbang

logika. memproses data masukan menjadi data keluaran.

 Setelah dihasilkan data keluaran, data ini harus bertahan (berada) pada keluaran minimal selama 8 ns setelah pulsa clock berlalu.

Contoh 2 :

Sebuah flip-flop S-R clock pada masukan clk diberi pulsa yang berfrekuensi 2 MHZ. berapa periode pulsa tersebut ?

Jawab :

T Q

1 Togel 0 Tetap