Eko Didik Widianto. 23 Maret 2014

(1)

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register Counter/Pencacah Ringkasan Lisensi

Rangkaian Sekuensial

Kuliah#11 TSK205 Sistem Digital - TA 2013/2014

Eko Didik Widianto

Sistem Komputer - Universitas Diponegoro

23 Maret 2014

(2)

Umpan Balik

I

Sebelumnya dibahas tentang rangkaian kombinasional

yang nilai keluarannya di suatu saat hanya ditentukan

oleh nilai-nilai masukannya pada saat itu

I multiplekser, dekoder, demultiplekser, enkoder dan code

converter

I Peraga 7-segmen

I

Teorema ekspansi Shannon untuk mendesain rangkaian

(3)

Tentang Kuliah

I Membahas tentang rangkaian sekuensial yang keluarannya tidak

hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya

I Rangkaian ini membutuhkan elemen penyimpan nilai dari sinyal logika

I _Bahasan:

I prinsip rangkaian sekuensial

I elemen penyimpan 1 bit latch, yaitu set-reset latch (latch SR), latch SR tergerbang dan data latch (latch D) serta rangkaian logikanya

I elemen penyimpan 1 bit ip-op, meliputi data ip-op (DFF), toggle ip-op (TFF), JK ip-op (JKFF) I register data n bit dan register geser (shift register) I pencacah naik-turun

I pencacah sinkron dan asinkron

(4)

Kompetensi Dasar

I Setelah mempelajari bab ini, mahasiswa akan mampu:

I [C2] menjelaskan perbedaan antara latch dan ip-op I [C4] menganalisis fungsi karakteristik latch set-reset,

latch tergerbang, latch data

I [C4] menganalisis fungsi karakteristik ip-op (D, T,

dan JK)

I [C3] membedakan perilaku dan rangkaian pencacah

sinkron dan asinkron

I [C5] merancang rangkaian n buah ip-op menjadi

register data n bit, shift register, pencacah naik/turun sinkron/asinkron serta menganalisisnya

I [C5] merancang dan menganalisis implementasi

rangkaian sekuensial menggunakan IC TTL I Link

I Website:http://didik.blog.undip.ac.id/2014/02/25/

tkc205-sistem-digital-2013-genap/

(5)

Bahasan

Elemen Penyimpan Keadaan

Latch (Pengunci)

Latch SR (Set-Reset)

Latch SR Tergerbang

Gated Latch D (Data)

IC TTL Latch

Flip-op

Flip-Flop Data (DFF)

Flip-op Toggle (T)

Flip-op JK (JKFF)

IC TTL Flip-op

Register

Register Data

Register Geser

IC TTL Register

Counter/Pencacah

Pencacah Asinkron

Pencacah Sinkron

Pencacah Sinkron dengan DFF

IC TTL Pencacah

Ringkasan

Lisensi

(6)

Rangkaian Sekuensial

Elemen Penyimpan dan Statenya

I

Rangkaian yang nilai keluarannya tidak hanya

tergantung dari masukan saat ini, juga dari nilai

keluaran sebelumnya

I

Rangkaian mempunyai elemen penyimpan

I Isi dari elemen penyimpan merepresentasikan keadaan

(state) dari rangkaian

I Perubahan nilai masukan dapat menyebabkan keadaan

rangkaian tidak berubah atau berubah ke keadaan baru

I Rangkaian berubah sesuai urutan keadaan sebagai

(7)

Sistem Kontrol Alarm

I

Diinginkan rangkaian untuk mengontrol alarm

I Alarm merespon kontrol masukan On/O

I akan berbunyi saat On/O = 1 I mati saat On/O = 0

I Alarm berbunyi saat sensor membangkitkan sinyal

tegangan positif (Set) jika terjadi event tidak diinginkan

I Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0)

I Alarm dimatikan manual menggunakan kontrol Reset

I

Rangkaian ini memerlukan elemen memori untuk

mengingat bahwa alarm telah aktif hingga datangnya

sinyal Reset

(8)

Elemen Memori

I

Menggunakan 2 buah NOT

I

mempunyai 2 keadaan yang masing-masing akan

berulang tanpa batas, yaitu

I Jika A = 0, maka B = A = 1 dan A = B = 0.

Rangkaian selalu menghasilkan B = 1

I Jika A = 1, maka B = A = 0 dan A = B = 1.

(9)

Elemen Memori Terkontrol

I

Menyediakan mekanisme mengubah keadaan rangkaian

I Load = 0, maka TG2 aktif dan TG1 tidak aktif (feedback)

I Keadaan rangkaian (dan juga keluaran Y) tetap

I Jika Load = 1, maka TG1 aktif dan TG2 tidak aktif (update)

I Masukan Data akan memperbarui nilai A, sehingga nilai

keluaran Y = Data

I Rangkaian berubah keadaannya sesuai Data

(10)

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch Flip-op Register Counter/Pencacah Ringkasan Lisensi

Latch

I

Elemen memori terkontrol di atas membentuk latch

(pengunci)

I

Latch merupakan elemen penyimpan 1-bit

I Untuk menyimpan 1-bit data/state diperlukan 1 buah

latch

I

Tipe latch berdasarkan fungsinya:

I latch set-reset (SR latch) I SR latch tergerbang I latch data (D latch)

I

diaplikasikan untuk mengunci data masukan dan/atau

(11)

Latch SR

Elemen Memori dengan Gerbang NOR

I Rangkaian latch dapat disusun menggunakan gerbang logika NOR

(selain dengan TG)

I Masukannya, Set (S) dan Reset (R), digunakan untuk mengubah state/keadaan, Q, dari rangkaian

I Rangkaian tersebut membentuk latch SR

I Perilaku rangkaian:

I Jika R=S=0, maka state tidak berubah (terkunci) I Jika R=1 (S=0 atau S=1), maka state Q=0 I Jika R=0 dan S=1, maka state Q=1

(12)

Latch SR

Rangkaian dan Tabel Karakteristik

I Rangkaian dihubungkan secara cross-coupled

I Saat R=S=0, rangkaian tetap berada di state saat ini

I Baik (Q_a=0 dan Qb =1) atau (Qa=1 dan Qb =0)

I Saat S=1 dan R=0, latch diset ke keadaan dimana Q_a=1 dan Qb=0

I Saat S=0 dan R=1, latch diset ke keadaan dimana Q_a=0 dan Qb=1

I _{Saat S=1 dan R=1, Q}_a=Q_b=0 →Kondisi race

(13)

Analisis Waktu Latch SR

I _{Jika delay propagasi dari Q}_a _{dan Q}_b _{sama, osilasi di waktu t}₁₀

akan berlanjut secara tak terbatas

I Di rangkaian realnya, mungkin terdapat perbedaan dalam delay

dan latch berada di salah satu dari 2 keadaan

I Tidak dapat ditentukan (kondisi race), yang lebih cepat mengunci keadaan

I Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR

(14)

(15)

Latch SR Tergerbang

Menambahkan Kontrol Enable

I Latch SR dasar mengubah statenya saat masukannya berubah

I _{Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR}

dasar

I Sinyal enable diberikan oleh masukan Clk

I _{Digunakan untuk mengontrol kapan rangkaian dapat mengubah}

state-nya

I Saat Clk=0 state tidak berubah, saat Clk=1 state

tergantung masukan S dan R

I Disebut sebagai gated SR latch

(16)

Gated SR Latch

Diagram Pewaktuan

I

Keadaan saat S=R=1 dihindari, menyebabkan keluaran

tak dapat ditentukan

(17)

Gated SR Latch

Rangkaian dengan Gerbang NAND

I

Masukan S dan R dibalik dibandingkan dengan

rangkaian dengan gerbang AND

I

Gerbang NAND memerlukan transistor lebih sedikit

daripada gerbang AND

I

Akan lebih banyak digunakan daripada Gated SR Latch

dengan NOR

(18)

Gated D (Data) Latch

I Latch dapat digunakan sebagai elemen memori untuk sistem alarm

di contoh sebelumnya

I Gated latch lainnya adalah D latch

I Mempunyai sebuah masukan data, D

I Tidak akan terjadi kondisi race seperti latch RS I Menyimpan nilai masukan dengan kontrol berupa sinyal

clock

I Digunakan di rangkaian yang perlu menyimpan nilai I Misalnya 'mengingat' nilai keluaran dari rangkaian

adder/substractor

I Latch dapat dikatakan sebagai elemen penyimpan 1 bit data

(19)

Gated D (Data) Latch

Simbol, Tabel Karakteristik dan Diagram Pewaktuan

(20)

IC TTL Latch

Nomor IC Deskripsi

74279 latch set-reset (quad), aktif rendah

74363/74373 latch data transparan dengan keluaran 3 keadaan (oktal)

(21)

Struktur dan Fungsi 74363/74373

(22)

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Flip-Flop Data (DFF) Flip-op Toggle (T) Flip-op JK (JKFF) IC TTL Flip-op Register Counter/Pencacah Ringkasan Lisensi

Sensitivitas Sinyal

I Sensitivitas elemen storage: Level-sensitive dan Edge-triggered

I Level-sensitive: keluaran elemen dikontrol oleh level

masukan clock (0 atau 1)

I Edge-triggered: keluaran elemen hanya berubah di

titik transisi nilai clock

I Positive-edge: transisi sinyal clock dari 0 ke 1 I Negative-edge: transisi sinyal clock dari 1 ke 0

I

Latch merupakan elemen penyimpan dengan sensitivitas

level

I Selama clock clk = 1 nilai keluaran akan tergantung

dari nilai masukan D

I Dalam satu periode clock bisa terjadi lebih dari 1

perubahan state keluaran Q

I Ini akan membedakannya dengan elemen penyimpan ip-op yang akan dibahas berikutnya

(23)

Flip-op

I

Rangkaian latch (gated) merupakan level-sensitive

I State dapat berubah lebih dari sekali selama periode

'aktif' dari sinyal clock

I Untuk logika positif, periode aktif adalah saat clk=1. Dan sebaliknya

I

Flip-op

I Elemen penyimpan 1 bit

I Statenya berubah hanya sekali dalam satu periode

clock

I Tipe: master-slave ip-op dan edge-triggered

ip-op

I Jenis: DFF (data), TFF (toggle) dan JKFF

(24)

Master-slave D Flip-op

I

Dibentuk dari 2 buah gated D latch (38 transistor

CMOS): sebagai master dan slave

I master mengubah statenya saat clock = 1 I slave mengubah statenya saat clock = 0

(25)

Master-slave D Flip-op: Perilaku

I

Saat clock=1, master melihat nilai dari sinyal masukan

D, slave tidak berubah

I Q_m mengikuti perubahan D, dan Q_s konstan

I

Saat clock=0, master berhenti mengikuti perubahan

nilai masukan D, sebaliknya slave merespon masukan

Q

m

dan mengubah statenya

I Karena Q_m tidak berubah selama clock=0, slave hanya

mengubah statenya sekalis aja selama satu siklus clock

I

Dari sudut pandang keluaran

I Rangkaian mengubah Q_s (keluaran ip-op) di titik

transisi negatif sinyal clock (perubahan dari 1→0)

I Disebut negative-edge-triggered D Flip-op

(26)

(27)

Efek Delay Propagasi

I _{Sebelumnya efek delay propagasi diabaikan}

I Dalam prakteknya, delay ini perlu diperhatikan

I _{Di master-slave D ip-op (negative-edge)}

I nilai D harus tidak berubah (stabil) saat clock berubah dari 1 ke 0 (transisi turun)

I Waktu minimum dimana sinyal D harus stabil sebelum transisi clock turun disebut setup time (tsu)

I Waktu minimum dimana sinyal D harus stabil setelah transisi clock disebut hold time (th)

I Nilai tipikal di CMOS: t_su =3ns dan th=2ns

I _{Untuk positive-edge triggered?}

(28)

Positive-Edge-triggered DFF

I Rangkaian berfungsi sama dengan master-slave D ip-op dapat

dibentuk dengan 6 gerbang NAND (24 transistor)

I _{Saat clock = 0, keluaran gerbang 2 dan 3 tinggi}

I P1 = P2 = 1, keluaran latch tidak berubah, berada di present statenya

I P3 = D dan P4 = D

I _{Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2}

dan 3

I P2 = D dan P1 = D, sehingga Q = D dan Q = D

(29)

Perilaku Positive DFF

(30)

Disiplin Pewaktuan

I Untuk dapat beroperasi dengan reliabel, P3 dan P4 harus stabel saat clock berubah dari 0 ke 1 (transisi naik)

I Setup time dari ip-op sama dengan delay dari

masukan D lewat gerbang 4 dan 1 ke P3

I Hold time diberikan oleh delay lewat gerbang 3, sebab

sekali P2 stabil, perubahan di D tidak akan berpengaruh (mengubah state)

I Harus dipastikan bahwa setelah clock berubah ke 1, setiap perubahan di D tidak akan mempengaruhi keluaran latch selama clock=1

I Kasus 1: jika D=0 saat transisi naik clock, maka P2=0

yang akan membuat keluaran gerbang 4 sama dengan 1 selama clock=1, apapun nilai dari masukan D

I Kasus 2: jika D=1 saat transisi naik clock, maka P1=0

yang memaksa keluaran gerbang 1 dan 3 sama dengan 1, apapun nilai dari masukan D

I Sehingga, ip-op akan mengabaikan perubahan

(31)

Edge-triggered Flip-op

Positive-edge dan Negative-edge D Flip-op

I

Dua tipe rangkaian:

I positive-edge triggered D ip-op

I rangkaian merespon di transisi positif sinyal clock

I negative-edge triggered D ip-op

I rangkaian merespon di transisi negatif sinyal clock

(32)

Membandingkan Elemen Penyimpan Data

Latch, Positive-edge DFF dan Negative-edge DFF

I

Elemen storage: Level-sensitive, positive-edge-sensitive,

dan negative-edge-sensitive

(33)

Masukan Preset dan Clear di DFF

I Diinginkan untuk mengeset sebuah ip-op (Q = 1) atau meng-clear-kannya (Q = 0)

I Flip-op umumnya mempunyai masukan preset dan

clear

I Input ini asinkron (tidak tergantung dari sinyal clock) I Keluaran Q berubah seketika saat preset atau clear

aktif (active-low)

posedge triggered DFF negedge triggered DFF

I Jika Preset = 0, keluaran Q = 1 I Jika Clear = 0, keluaran Q = 0

(34)

Masukan Preset dan Clear

Negative-edge-trigerred DFF (transisi turun)

(35)

Simbol DFF Transisi Turun, Preset, Clear

(36)

Masukan Preset dan Clear

(37)

Simbol DFF Transisi Naik, Preset, Clear

(38)

Flip-op Toggle (T)

I _{Menggunakan sebuah posedge D ip-op dan rangkaian logika}

untuk mendrive masukannya

I Feedback membuat sinyal masukan D sama dengan nilai Q atau

Q di bawah kontrol sinyal T

I Saat T = 1 → state rangkaian 'toggle' saat transisi clock naik

I Saat T = 0 → statenya tetap

(39)

Rangkaian dan Diagram Pewaktuan TFF

(40)

(41)

Flip-op JK

I Flip-op JK dapat diturunkan dari ip-op D, dengan menggunakan 2 masukan J dan K, sehingga

D = JQ + KQ

I Flip-op JK mengkombinasikan perilaku ip-op SR dan ip-op T

I J = S dan K = R untuk semua nilai, kecuali untuk

J = K = 1 (ip-op SR)

I Jika J=K=1, ip-op menbalik (toggle) statenya seperti

ip-op T

I Dapat digunakan sebagai storage seperti DFF dan SR FF. Dan juga T FF dengan menghubungkan J dan K sebagai T

(42)

(43)

Simbol dan Fungsi TFF

I

Dapat digunakan sebagai elemen penyimpan 1 bit

I DFF: menghubungkan Data ke masukan J dan Data ke

masukan K

I

TFF: menghubungkan Toggle ke J dan K

(44)

IC TTL Flip-op

Nomor IC Deskripsi

7474 DFF transisi naik dengan preset dan clear (dual) 7476 JKFF dengan preset dan clear (dual)

7479 DFF (dual)

74112 JKFF transisi turun dengan preset dan clear (dual) 74173 DFF dengan keluaran tiga keadaan (quad) 74174 DFF dengan clear (hex)

(45)

IC 7474

I

Dual D-type Positive-Edge-Trigerred Flip-Flops with

Preset and Clear

(46)

(47)

IC 74574: 8 DFF Transisi Naik, Tiga Keadaan

(48)

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register Register Data Register Geser IC TTL Register Counter/Pencacah Ringkasan Lisensi

Register

I

Sebuah DFF dapat menyimpan 1 bit data

I

Register n bit dibentuk dari n buah DFF

I masukan Clk digunakan secara bersama oleh tiap DFF

penyusunnya

I

DFF dapat digunakan untuk membentuk register data

dan register geser

I Register data digunakan untuk menyimpan data I Data yang tersimpan di register bersifat sementara

(volatile)

I Register geser digunakan dalam operasi pergeseran bit

serta dalam konversi data serial ke paralel dan data paralel ke serial

(49)

Register Data

I

Register Data n-bit tersusun atas n buah ip-ip

untuk menyimpan n-bit data

I Perilaku register data n bit transisi naik

I Untuk setiap DFF, Q = D saat transisi naik Clk I Keluaran Q(t + 1) = Q(t) atau tetap saat kondisi Clk

lainnya

I

Register data di prosesor: register akumulator, register

status, register alamat, register instruksi, register data

serial terima (RX)/kirim (TX)

I

Contoh penggunaan register:

I Menahan/menyimpan (hold) sebuah keluaran nilai data

dari suatu rangkaian aritmatika

I Menahan/menyimpan (hold) nilai pencacah dalam

rangkaian counter/pencacah

(50)

Register Data 4 Bit

I

Saat transisi naik Clk, register akan bernilai

Q[3 : 0] = D[3 : 0]

(51)

Register Geser

I

Merupakan sebuah register yang dapat menggeser isinya

sejauh 1 bit perclock

I Bisa geser ke kanan atau ke kiri

I

Register geser kiri

(52)

Register Geser Kiri

I

Data digeser ke kiri secara

serial menggunakan

masukan In

I

Isi dari tiap ip-op

ditransfer ke ip-op

berikutnya di tiap transisi

naik sinyal clock

Q3 Q2 Q1 Q0 In t0 0 0 0 0 1 t1 0 0 0 1 0 t2 0 0 1 0 1 t3 0 1 0 1 1 t4 1 0 1 1 1 t5 0 1 1 1 0 t6 1 1 1 0 0 t7 1 1 0 0 0

(53)

Register Geser Kanan dengan Akses Paralel

I

Tipe transfer data di sistem komputer

I transfer paralel: trasfer n-bit data sekaligus I transfer serial: transfer 1-bit bit dalam satu waktu

I

Untuk mentransfer data secara serial, data diletakkan

dalam suatu register secara paralel (dalam waktu 1 siklus

clock) dan digeser keluar satu bit dalam satu waktu

I Disebut sebagai konversi data parallel-ke-serial

I

Jika bit-bit diterima secara serial, setelah n siklus clock,

isid ari register dapat diakses secara paralel sebagai

sebuah data n-bit

I Disebut sebagai konversi data serial-ke-paralel

(54)

(55)

IC TTL Register

Nomor IC Deskripsi

74164 register geser 8 bit, keluaran paralel, masukan clear asinkron

74165 register geser 8 bit, masukan paralel, dengan keluaran komplementer

74166 register geser 8 bit, masukan paralel

74194/74195 register geser universal dua arah (bidireksional) 4 bit 74198 register geser universal dua arah (bidireksional) 8 bit 74273 register 8 bit dengan reset

74278 register prioritas 4 bit, dapat di-kaskade, masukan data terkunci

74299 register geser universal dua arah (bidireksional) 8 bit, keluaran tiga-keadaan

74374 register oktal dengan keluaran tiga-keadaan 74377 register 8 bit dengan kontrol enable detak 74396 register oktal, akses paralel

(56)

(57)

74165/74166: Register Geser 8 Bit, Load Paralel

(58)

74165/74166: Perilaku

(59)

74299: Register Geser Universal 8 Bit

(60)

Operasi IC 74299

1.

SIPO (serial-in parallel-out), register diisi dengan data serial 1 bit dalam satu waktu dan data yang tersimpan di register tersedia sebagai keluaran paralel

2.

SISO (serial-in serial-out), data digeser secara serial dari masukan ke keluaran serial, 1 bit dalam satu waktu

3.

PISO (parallel-in serial-out), register diisi dengan data paralel n bit dan isi register digeser keluar secara serial 1 bit dalam satu waktu

4.

PIPO (parallel-in parallel-out), register diisi dengan data paralel n bit dan isi register dapat tersedia sebagai keluaran paralel

(61)

IC 74374: Register Data 8 Bit

(62)

(63)

Rangkaian Sekuensial @2014,Eko Didik Widianto Elemen Penyimpan Keadaan Latch (Pengunci) Flip-op Register Counter/Pencacah Pencacah Asinkron Pencacah Sinkron Pencacah Sinkron dengan DFF IC TTL Pencacah Ringkasan Lisensi

Pencacah

I

Rangkaian counter ini dapat digunakan melakukan

beberapa fungsi, misalnya

I Menghitung kejadian dari suatu event

I Membangkitkan interval waktu untuk mengontrol

pekerjaan-pekerjaan (task) di sistem digital

I Menghitung waktu mundur antar event

I Menyediakan alamat baru di pencacah program (PC)

I

Rangkaian counter yang paling sederhana dapat dibuat

dengan menggunakan ip-op T

I ip-op T secara natural cocok untuk

diimplementasikan di operasi pencacahan

(64)

Pencacah Sinkron dan Asinkron

I

Pencacah asinkron dibentuk dengan memberikan sinyal

Clk ke terminal detak satu ip-op

I Masukan detak untuk ip-op berikutnya diperoleh dari

keluaran ip-op sebelumnya (efek serupa RCA)

I Lambat karena sumber Clk merambat dari satu ip-op

ke ip-op lainnya

I

Pencacah sinkron dibentuk dengan memberikan sinyal

Clk ke semua ip-op di waktu yang sama

I Semua ip-op menggunakan sumber detak yang sama

I Mempunyai respon yang lebih cepat daripada pencacah

(65)

Pencacah Naik dengan Flip-op T

I Pencacah 3-bit yang dapat mencacah 0 sampai 7 atau pencacah

module-8

I Masukan clock untuk ketiga ip-op dikoneksikan secara kaskade

I Flip-op pertama terkoneksi ke Clock

I Flip-op berikutnya, sinyal clocknya didrive dari keluaran Q ip-op sebelumnya

I Rangkaian seperti ini disebut sebagai pencacah asinkron atau pencacah ripple

I Masukan T tiap ip-op dikoneksikan ke konstan 1 I State tiap ip-op akan dibalik (toggle) setiap transisi

naik clocknya

(66)

Diagram Pewaktuan Pencacah Naik

I Nilai Q₀ akan toggle setiap clock cycle

I Perubahan terjadi setelah transisi naik sinyal clock

I _{Nilai Q}₁ _{akan toggle setelah transisi turun dari Q}₀_{, demikian juga}

Q2

(67)

Pencacah Turun dengan Flip-op T

I

Mirip dengan rangkaian pencacah naik, kecuali masukan

clock ip-op kedua dan seterusnya berasal dari

keluaran Q ip-op sebelumnya

(68)

Diagram Pewaktuan Pencacah Turun

I Nilai Q₀ akan toggle setiap clock cycle

I Perubahan terjadi setelah transisi naik sinyal clock

I _{Nilai Q}₁ _{akan toggle setelah transisi naik dari Q}₀_{, demikian juga}

Q2

(69)

Latihan

I

Desain pencacah naik/turun 3-bit menggunakan ip-op

T. Sebuah masukan kontrol Up/Down harus disertakan.

Jika Up/Down = 0 rangkaian berfungsi sebagai

pencacah naik. Jika Up/Down = 1 rangkaian berfungsi

sebagai pencacah turun.

(70)

Pencacah Sinkron

(71)

Perilaku Pencacah Naik

I masukan T tiap TFF akan bernilai sebagai berikut:

T0 = 1 T1 = Q0

T2 = Q0Q1

T3 = Q0Q1Q2

I _{Implementasi rangkaian pencacah sinkron tersebut membutuhkan}

gerbang AND.

I Masukan T₀ dihubungkan logika 1, sehingga Q₀ akan membalik setiap transisi naik Clk

I Masukan T₁ dihubungkan dengan Q₀

I Masukan T₂ membutuhkan gerbang AND-2 untuk memperoleh Q0Q1

I Masukan T₃ membutuhkan gerbang AND-3 untuk memperoleh Q0Q1Q2

I _{Masalah fan-in: pencacah n bit akan membutuhkan gerbang AND}

n − 1

(72)

Rangkaian

I

Faktorisasi untuk mengatasi fan-in

T

0

=

1 T

1

=

Q

₀

T

2

=

T

₁

Q

₁

(73)

Diagram Pewaktuan

(74)

Pencacah Naik n-Bit

I

Untuk sebarang pencacah naik n bit, rangkaiannya

dapat dibentuk dengan persamaan masukan T

i

sebagai

berikut:

T

0

=

1 T

1

=

Q

₀

T

2

=

T

₁

Q

₁

T

3

=

T

2

Q

2

.

T

n

=

T

n−1

Q

n−1

(75)

Pencacah Sinkron dengan Enable dan Clear

(76)

Pencacah Sinkron dengan DFF

I _{Pencacah akan mempunyai urutan nilai 0, 1, 2, 3, · · · , 15, 0, 1, · · ·} I _{Nilai pencacah ini diberikan oleh keluaran DFF Q}₃_Q₂_Q₁_Q₀ I _{Pencacah akan aktif saat Enable = 1. Saat Enable = 0 maka nilai}

pencacah tidak berubah

I Nilai Q₀akan membalik (toggle) setiap transisi naik Clk. Agar Q₀

membalik di transisi naik Clk berikutnya, maka nilai D0harus

bernilai Q0saat Enable = 1 . Persamaannya adalah

D0=Q₀⊕_Enable

I Nilai Q₁ akan membalik setelah nilai Q₀=1. Agar Q₁membalik di transisi naik Clk berikutnya, maka nilai D1harus bernilai Q1

saat Q0=1 dan Enable = 1 . Persamaannya adalah D1=Q1⊕_Q₀·_Enable

I Nilai Q₂ akan membalik setelah nilai Q₁Q₀=11. Agar Q₂ membalik di transisi naik Clk berikutnya, maka nilai D2harus

bernilai Q2saat Q1=1, Q₀=1 dan Enable = 1 . Persamaannya adalah D2=Q2⊕_Q₁·_Q₀·_Enable

I Nilai Q₃ akan membalik setelah nilai Q₂Q₁Q₀=111. Agar Q3

membalik di transisi naik Clk berikutnya, maka nilai D3harus

bernilai Q3saat Q2=1, Q₁=1, Q₀=1 dan Enable = 1 . Persamaannya adalah D3=Q₃⊕Q₂·Q₁·Q₀·Enable

(77)

Pencacah Sinkron dengan DFF

D

0

=

Q

₀

⊕

Enable

D

1

=

Q

₁

⊕

Q

₀

· Enable

D

2

=

Q

₂

⊕

Q

₁

· Q

₀

· Enable

D

3

=

Q

3

⊕

Q

2

· Q

1

· Q

0

· Enable

I

Untuk pencacah yang lebih besar, masukan D di tiap

DFF bernilai D

i

=

Q

i

⊕

Q

i−1

· Q

i−2

· · ·

Q

1

· Q

0

· Enable

> masalah fan-in

D

0

=

Q

0

⊕

Enable

D

1

=

Q

1

⊕

Q

0

· Enable

D

2

=

Q

2

⊕

Q

1

· (

Q

0

· Enable)

D

3

=

Q

₃

⊕

Q

₂

· (

Q

₁

· Q

₀

· Enable)

(78)

(79)

Rangkaian Pencacah Sinkron dengan Load Paralel

(80)

IC TTL Pencacah

Nomor IC Deskripsi

7493 4-bit binary counter

74161 synchronous 4-bit binary counter with asynchronous clear 74163 synchronous 4-bit binary counter with synchronous clear 74169 synchronous 4-bit up/down binary counter

74177/74197 presettable binary counter/latch 74191 synchronous up/down binary counter

74193 synchronous up/down binary counter with clear 74393 dual 4-bit binary counter

74453 dual binary counter, synchronous

74455 dual binary up/down counter, synchronous, preset input 74461 8-bit presettable binary counter with three-state outputs 74491 10-bit binary up/down counter with limited preset and

(81)

IC 74393: Dual Pencacah Asinkron 4 Bit

(82)

IC 74393: Fungsi Logika

(83)

IC 74193: Dual Pencacah Sinkron 4 Bit,

Naik/Turun

(84)

IC 74193: Fungsi Logika

(85)

IC 74193: Perilaku

(86)

Pencacah Sinkron n x 4 Bit

(87)

Ringkasan Kuliah

I

Yang telah kita pelajari hari ini:

I Elemen rangkaian sekuensial berupa latch dan ip-op: I Latch: RS-latch, D-latch, gated latch

I Flip-op: master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op

I Perbedaan antara latch dan ip-op I Register dan pencacah

I Register data dan register geser I Pencacah asinkron dan sinkron

I

Yang akan kita pelajari di pertemuan berikutnya adalah

tentang perancangan rangkaian sekuensial menggunakan

diagram keadaan (Moore)

I Pelajari: http://didik.blog.undip.ac.id/2014/

02/25/tkc205-sistem-digital-2013-genap/ http://didik.blog.undip.ac.id @2014,Eko Didik Widianto 87

(88)

Bacaan Lebih Lanjut

1.

Bab 7: Stephen Brown and Zvonko Vranesic, Fundamentals

of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005

Tentang ip-op, register, pencacah dan prosesor sederhana

2.

Datasheet CD4043BE (Texas): Quad Latch SR NOR.

http://www.ti.com/lit/gpn/CD4043B

3.

Datasheet CD4044BE (Texas), 54LS279 , 74LS279: Quad

Latch SR NAND. http://www.ti.com/lit/gpn/CD4044B

4.

Datasheet SN74LS74A: Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear.

(89)

Lisensi

Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0)

I Anda

bebas

:

I untuk Membagikan untuk menyalin, mendistribusikan, dan menyebarkan karya, dan

I untuk Remix untuk mengadaptasikan karya

I _Di

bawah persyaratan berikut

_:

I Atribusi Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Atribusi yang dimaksud adalah mencantumkan alamat URL di bawah sebagai sumber.

I Pembagian Serupa Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel.

I Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported

License

I Alamat URL:

http://didik.blog.undip.ac.id/2014/02/25/tkc205-sistem-digital-2013-genap/

Eko Didik Widianto. 23 Maret 2014

Rangkaian Sekuensial

Kuliah#11 TSK205 Sistem Digital - TA 2013/2014

Eko Didik Widianto

23 Maret 2014

Umpan Balik

Sebelumnya dibahas tentang rangkaian kombinasional

yang nilai keluarannya di suatu saat hanya ditentukan

oleh nilai-nilai masukannya pada saat itu

Teorema ekspansi Shannon untuk mendesain rangkaian

Tentang Kuliah

Kompetensi Dasar

Bahasan

Elemen Penyimpan Keadaan

Latch (Pengunci)

Latch SR (Set-Reset)

Latch SR Tergerbang

Gated Latch D (Data)

IC TTL Latch

Flip-op

Flip-Flop Data (DFF)

Flip-op Toggle (T)

Flip-op JK (JKFF)

IC TTL Flip-op

Register

Register Data

Register Geser

IC TTL Register

Counter/Pencacah

Pencacah Asinkron

Pencacah Sinkron

Pencacah Sinkron dengan DFF

IC TTL Pencacah

Ringkasan

Lisensi

Rangkaian Sekuensial

Rangkaian yang nilai keluarannya tidak hanya

tergantung dari masukan saat ini, juga dari nilai

keluaran sebelumnya

Rangkaian mempunyai elemen penyimpan

Sistem Kontrol Alarm

Diinginkan rangkaian untuk mengontrol alarm

Rangkaian ini memerlukan elemen memori untuk

mengingat bahwa alarm telah aktif hingga datangnya

sinyal Reset

Elemen Memori

Menggunakan 2 buah NOT

mempunyai 2 keadaan yang masing-masing akan

berulang tanpa batas, yaitu

Elemen Memori Terkontrol

Menyediakan mekanisme mengubah keadaan rangkaian

Latch

Elemen memori terkontrol di atas membentuk latch

(pengunci)

Latch merupakan elemen penyimpan 1-bit

Tipe latch berdasarkan fungsinya:

diaplikasikan untuk mengunci data masukan dan/atau

Latch SR

Latch SR

Analisis Waktu Latch SR

Latch SR Tergerbang

Gated SR Latch

Keadaan saat S=R=1 dihindari, menyebabkan keluaran

tak dapat ditentukan

Gated SR Latch

Masukan S dan R dibalik dibandingkan dengan

rangkaian dengan gerbang AND

Gerbang NAND memerlukan transistor lebih sedikit

daripada gerbang AND

Akan lebih banyak digunakan daripada Gated SR Latch

dengan NOR

Gated D (Data) Latch

Gated D (Data) Latch

IC TTL Latch

Struktur dan Fungsi 74363/74373

Sensitivitas Sinyal

Latch merupakan elemen penyimpan dengan sensitivitas

level

Flip-op

Rangkaian latch (gated) merupakan level-sensitive

Flip-op

Flip-op Toggle (T)

Flip-op JK (JKFF)

IC TTL Flip-op

Flip-op

Flip-op

Master-slave D Flip-op

Master-slave D Flip-op: Perilaku

Edge-triggered Flip-op

Flip-op Toggle (T)

Flip-op JK

IC TTL Flip-op

Register Data n-bit tersusun atas n buah ip-ip

Isi dari tiap ip-op

ditransfer ke ip-op