RANGKAIAN CASCADE PADA RANGKAIAN SEQUENTIAL ASINKRON

(1)

JETri,

Volume 1, Nomor 1, Agustus 2001, Halaman 33-44, ISSN 1412-0372

RANGKAIAN CASCADE PADA RANGKAIAN

SEQUENTIAL ASINKRON

Kuat Rahardjo T.S.

Dosen Jurusan Teknik Elektro-FTI, Universitas Trisakti

Abstract

Cascade circuit is once of methode to simplify digital circuit design, because its reducing the number of input in every part of cascade circuit. Usually, the design methode is apllied in combinational circuit design. This design methode can be implement too in synchronous sequential circuit, usually for counter circuit design. But in the asynchronous sequential, this design methode is very rare to applied. This article is discussing only for cascade circuit design methode in asynchronous sequential mode, using “Master Quiz” case study to describe this

Keyword: Rangkaian CASCADE pada SEQUENTIAL ASINKRON, untuk merancang

rangkaian cepat tepat dengan jumlah regu banyak.

1. Pendahuluan

Rangkaian logic dapat dikelompokkan dalam tiga tipe yang berbeda, yaitu Rangkaian Kombinasional (RK), Rangkaian Sequential Sinkron (RSS) dan Rangkaian Sequential Asinkron (RSA). Contoh yang dipergunakan untuk menjelaskan tahapan perancangan umumnya menggunakan jumlah input yang sangat terbatas. Hal ini disebabkan karena perancangan rangkaian dengan jumlah input/output yang banyak memiliki metode yang sama. Dalam praktek, untuk merancang rangkaian dengan jumlah input yang banyak tidak sesederhana seperti yang contohkan. Dalam suatu permasalahan yang komplex, perancangan dilakukan dengan memotong input sesuai dengan fungsinya atau sesuai dengan pasangannya/kelompok, sehingga perancangan setiap potongan rangkaian dapat dilakukan dengan sederhana dan mudah. Pemotongan input sesuai fungsi atau pasangannya membutuhkan penjelasan dalam bentuk contoh sehingga dapat dimengerti prosesnya. Perancangan rangkaian dari pemotongan input ini menghasilkan suatu rangkaian yang terpisah secara blok fungsi maupun rangkaian yang dapat dihubungkan secara cascade.

Teori perancangan rangkaian cascade dalam berbagai buku ajar umumnya hanya disampaikan sebatas perancangan RK. Contoh perancangan rangkaian cascade yang sering dipergunakan adalah pada pembuatan rangkaian paralel Adder, untuk menjumlahkan dua buah bilangan biner yang masing-masing bilangan terdiri dari beberapa bit.

(2)

JETri,

Tahun Volume 1, Nomor 1, Agustus 2001, Halaman 33-44, ISSN 1412-0372

Sedang pada teori perancangan RSS tidak secara langsung dijelaskan, namun dari beberapa contoh yang diberikan dapat umumnya menggunakan rangkaian cascade. Contoh penggunaan rangkaian cascade pada RSS adalah pada counter decimal yang terdiri dari beberapa digit angka. Sedangkan contoh perancangan rangkaian cascade pada RSA tidak dijelaskan baik secara langsung maupun tidak langsung.

2. Rangkaian Sequential Asinkron

Perancangan RSA [Kenneth J Breeding, 1998: 154] harus dilakukan dalam beberapa tahapan. Tahapan awal yang dilakukan adalah membentuk Primitif Flow Table (PFT) yang merupakan tabel untuk menganalisa berbagai perubahan keadaan yang diakibatkan oleh perubahan nilai logic pada input.

Pembuatan PFT ini cukup rumit karena tabel yang dibuat memiliki jumlah kolom sesuai dengan 2n (n adalah jumlah variabel input). Sedangkan jumlah baris sesuai dengan jumlah perubahan yang terjadi dan sepenuhnya tergantung dari permasalahan yang dihadapi, sekurang kurangnya 2n + 1 baris. Jumlah baris maximum tidak dapat ditentukan karena sepenuhnya tergantung dari permasalahan yang dihadapi. Sebagai contoh untuk menghitung jumlah baris dipergunakan permasalahan sederhana yaitu: Pemakaian sebuah tombol tekan lepas (Push on) untuk merubah kondisi output menjadi On ke Off dan sebaliknya Off ke On pada setiap penekanan tombol. Pada contoh ini PFT yang dihasilkan memiliki sebanyak 21variabel = 2 kolom dan 221 = 4 baris seperti pada PFT berikut ini.

PFT T Keadaan 0 1 1 1/0 2 2 3 2/0 3 3/1 4 4 1 4/1

(3)

Kuat Rahardjo T. S., Rangkaian Cascade Pada Rangkaian Sequential Asinkron

Dapat dibayangkan jika jumlah input yang dimiliki mencapai 4 variabel. Maka jumlah baris sekurang-kurangnya 24 + 1 = 17 baris dan jika dihitung dengan rumusan diatas dapat mencapai 224= 216 = 65.536 baris. Dengan variasi jumlah baris yang sedemikian banyak, maka pembuatan PFT jelas mememiliki kerumitan karena perancang harus mengikuti alur perubahan keadaan akibat setiap kemungkinan perubahan nilai logic pada setiap input variabel.

Melihat tingkat kerumitan tersebut, maka perancangan RSA dengan input banyak sering dihindarkan. Maka digunakan Sistem Mikroprosesor. Pemakaian Sistem Mikroprosesor pada RSA ini sebenarnya tidak tepat karena pada RSA perubahan input seharusnya dapat langsung berpengaruh pada output sistem, sedang pada Sistem Mikroprosesor perubahan input tidak langsung berpengaruh pada output sistem karena harus menunggu urutan program yang melakukan deteksi perubahan input tersebut. Selain itu, jika applikasi yang dipergunakan dapat berkembang terus, maka Sistem Mikroprosesor bukan solusi yang tepat karena harus mengantisipasi perkembangan tersebut secara keseluruhan, sehingga persiapan perancangan pada progaram harus lebih komplek dan memperhatikan seluruh kemungkinan pengembangan yang dapat dilakukan. Untuk mengantisipasi hal tersebut, perancangan RSA menggunakan Sistem Mikroprosesor harus dibatasi sampai jumlah input tertentu saja.

Contoh aplikasi RSA untuk Quiz Master (Cepat Tepat), dapat dikembangkan sampai dengan jumlah input sangat banyak, misalnya untuk keperluan dalam kelas dengan kapasitas 40 siswa atau bahkan dapat lebih banyak lagi sesuai kapasitas kelas, adalah tidak mungkin dirancang dengan metode perancangan seperti pada buku ajar.

Jika menggunakan Sistem Mikroprosesor, saat hampir bersamaan, beberapa regu menekan tombol, maka program harus dibuat sedemikian rupa dengan memberikan prioritas pada suatu regu tertentu yang dianggap menekan terlebih dahulu, sehingga hanya indikator regu yang mendapat prioritas tersebut yang menyala. Untuk menghindari kecurangan maka digunakan rangkaian RSA. Perancangan rangkaian logic dengan banyak input, harus dilakukan dengan memotong input sesuai dengan pasangan/kelompok atau fungsinya. Pada kasus Quiz Master diatas, pemotongan input dilakukan secara kelompok, karena seluruh input memiliki fungsi yang sama. Sehingga rangkaian hasil perancangan tersebut dapat di cascade.

(4)

JETri,

3. Aplikasi RSA Yang Dapat Dikembangkan Jumlah Variabel Inputnya Berbeda dengan RK yang tidak membutuhkan feedback, perancangan rangkaian cascade pada RSA harus memperhatikan feedback. Feedback berfungsi mempertahankan nilai logic pada output, yang terjadi akibat perubahan nilai logic dari sebuah input. Pada contoh kasus rangkaian Quiz Master untuk 3 regu yaitu A, B dan C jika satu regu misal A menekan tombol lebih dahulu dari regu lainnya, maka indikator yang berupa lampu yang mewakili regu A akan menyala terus walaupun pada saat berikut regu lain menekan tombol. Permasalahan ini dapat dikembangkan menjadi beberapa versi yang berbeda yaitu pada saat kapan lampu indikator A harus padam. Beberapa versi ini antara lain:

Jika Regu A melepas tombol sedang Regu B atau C masih menekan tombol maka yang menyala adalah lampu indikator B atau C sesuai urutan ragu berikut yang menekan tombol. Semua lampu indikator akan padam saat seluruh regu telah melepas tombol.

Jika Regu A melepas tombol dan Regu B atau C masih menekan tombol maka yang menyala adalah tetap lampu indikator A dan akan padam saat seluruh regu telah melepas tombol.

Jika Regu A menekan tombol maka yang menyala adalah lampu indikator A. Lampu indikator A tetap menyala walau semua regu telah melepas tombol dan akan padam saat juri menekan tombol Reset.

Pada versi 1, jika juri tidak memperhatikan dengan cermat maka lampu indikator A tidak terlihat sehingga dapat membingungkan.

Pada versi 2, jika ketiga regu sangat cepat melepas tombol maka tidak akan dapat dideteksi regu mana yang menekan tombol.

Pada versi 3, maka indikator tetap menunjukkan regu A yang menekan lebih dahulu walau tombol disentuh sangat sebentar.

Dari ketiga versi diatas, versi ke 3 merupakan kondisi yang sangat tepat sebagai controler Quiz Master, walau jumlah input bertambah 1 dengan tombol reset. Sehingga total jumlah input menjadi 4 variabel. Untuk menjelaskan proses perancangan rangkaian cascade pada RSA dengan kasus Quiz Master dipergunakan versi 3 dengan jumlah regu 4. Proses perancangan rangkaian cascade, dengan memotong jumlah input masing masing 2 regu.

(5)

4. Proses Perancangan rangkaian Quiz master 2 Regu.

Pada awal perancangan harus ditentukan nilai logic pada input yang mewakili keadaan tombol regu dan reset ditekan atau dilepas dan nilai logic pada output indikator regu yang menekan lebih dahulu.

Pemberian nilai logic pada tombol adalah sama dengan 0 jika tombol dilepas, dan sama dengan 1 jika tombol ditekan. Sedang output lampu indikator memiliki nilai logic 0 jika padam, dan nilai logic 1 jika menyala.

Perancangan rangkaian mengikuti urutan sebagai berikut: 4.1. Menyusun PFT

PFT disusun untuk melakukan analisa proses perubahan nilai logic pada input dan pengaruhnya terhadap nilai logic pada output rangkaian yang disusun seperti table 1. PFT perancangan Quiz Master 2 Regu seperti halaman berikut ini.

4.2. Penggabungan Keadaan

Selanjutnya keadaan yang memungkinkan memiliki feedback yang sama digabungkan menjadi satu keadaan melalui proses mencari keadaan yang sama pada setiap kolom antar keadaan yang ditinjau sehingga menjadi tabel seperti berikut:

Tabel 2. Hasil penggabungan Keadaan Yang

digabungkan

Kombinasi input dengan urutan RESET, RA, RB 000 001 011 010 110 111 101 100 1, 10, 11,12, 13 1/00 2 - 6 12/00 13/00 10/00 11/00

2, 3, 4, 5 5/01 2/01 3/01 4/01 12 13 10 11 6, 7, 8, 9 9/10 8/10 7/10 6/10 12 13 10 11

Keadaan yang telah digabungkan diganti dengan simbol keadaan baru sehingga menjadi tabel keadaan yang dapat diberikan suatu kombinasi nilai logic tertentu yang mewakili keadaan tersebut. Tabel keadaan yang diperoleh adalah seperti Tabel 3.

(6)

JETri,

Tabel 1. PFT Perancangan Quiz Master 2 Regu

Keadaan Yang Ditinjau

Kombinasi Input dengan Urutan

RESET, RA, RB Indikator

RA RB

Keterangan Dari Keadaan Yang Ditinjau 000 001 011 010 110 111 101 100

1 1 2 - 6 - - - 11 0 0

Seluruh regu bersiap menerima pertanyaan dan masih melepas tombol indikator regu A dan B padam

2 5 2 3 - - - 10 - 0 1 RB menekan tombol duluan indikator B nyala

3 - 2 3 4 - 13 - - 0 1

Indikator B tetap nyala walau setelah RB menekan tombol di ikuti RA menekan tombol

4 5 - 3 4 12 - - - 0 1

Indikator B tetap nyala walau RA masih menekan sedang RB yang lebih dulu menekan tombol telah melepas

5 5 2 - 5 - - - 11 0 1

Indikator B tetap nyala walau RA dan RB keduanya telah melepaskan tekanan pada tombol

6 9 - 7 6 12 - - - 1 0 RA menekan tombol duluan indikator A nyala

7 - 8 7 7 - 13 - - 1 0

Indikator A tetap nyala walau setelah RA menekan tombol di ikuti RB ikut menekan tombol

8 9 8 8 - - - 10 - 1 0

Indikator A tetap nyala walau RA masih menekan sedang RB yang lebih dulu menekan tombol telah melepas

9 9 8 - 6 - - - 11 1 0

Indikator A tetap nyala walau RA dan RB keduanya telah melepaskan tekanan pada tombol

10 - 2 - - - 13 10 11 0 0

Indikator A maupun B padam saat tombol RESET ditekan walaupun regu A masih menekan tombol

11 1 - - - 12 - 10 11 0 0 Indikator A maupun B padam saat _{tombol RESET ditekan}

12 - - - 6 12 13 - 11 0 0

Indikator A maupun B padam saat tombol RESET ditekan walaupun regu B masih menekan tombol

13 - - * - 12 13 10 - 0 0

Indikator A maupun B padam saat tombol RESET ditekan. Tanda * menunjuk kan Indikator A atau B yang menyala tidak perlu diperhatikan akibat reset dilepas walaupun ke 2 masih menekan tombol.

(7)

Keterangan:

- Nomor keadaan yang ditulis miring dan tebal menunjukkan keadaan yang ditinjau sesuai kondisi kombinasi nilai logic pada input.

- Nomor keadaan yang ditulis normal menunjukkan kemungkinan perubahan keadaan akibat perubahan nilai logic pada input.

- Tanda – menunjukkan keadaan yang tidak perlu diperhatikan karena perubahan nilai logic pada input.pada satu saat lebih dari 2.

Tabel 3. Keadaan pengganti keadaan yang di gabungkan

Keadaan Yang digabungkan

Kombinasi input dengan urutan RESET, RA, RB 000 001 011 010 110 111 101 100 I I/01 II - III I/00 I/00 I/00 I/00 II II/01 II/01 II/01 II/01 IV IV IV IV III III/10 III/10 III/10 III/10 IV IV IV IV Dari tabel keadaan ini kemudian setiap keadaan diganti dengan suatu kombinasi nilai logic untuk mewakili ke 4 keadaan yang diperoleh yaitu terdiri dari 2 variabel feedback.

Tabel 4. Truth tabel

Feed back Y1 Y2

Kombinasi input dengan urutan RESET, RA, RB 000 001 011 010 110 111 101 100 0 0 00/00 01 - 10 00/00 00/00 00/00 00/00 0 1 01/01 01/01 01/01 01/01 00 00 00 00 1 0 10/10 10/10 10/10 10/10 00 00 00 00

(8)

JETri,

Dari truth tabel ini kemudian dicari persamaan logic agar dapat digambarkan rangkaian yang kemudian di realisasi menjadi peralatan Quiz Master 2 Regu.

4.4. Persamaan Logic

Dari tabel diperoleh persamaan sebagai berikut: Y1 = RESET RA Y2 RESET Y1 Y2 Y2 = RESET RB Y1 RESET Y2 Y1

Persamaan ini kemudian direalisasi sehingga diperoleh bentuk gambar 1. pada halaman berikut ini.

Reset

RA

RB

Ke

Ind.

A

I

Y2

Y1

Ke

Ind.

B

I

(9)

5. Perancangan Rangkaian Cascade pada RSA

Perancangan rangkaian cascade dilakukan dengan melakukan analisa dari rangkaian yang dihasilkan. Dengan mencari bentuk feedback yang harus pada rangkaian ini dan yang diterima pada rangkaian berikutnya maka akan diperoleh rangkaian cascade pada RSA.

Analisa menunjukkan bahwa feedback terjadi pada rangkaian regu yang menekan tombol misal regu A untuk melakukan latch dan pada regu B untuk membuat output menjadi = 0, dan sebaliknya jika regu B telah menekan tombol terlebih dulu.

Dari analisa ini jika ingin melakukan cascade pada rangkaian, dapat disimpulkan bahwa setiap rangkaian harus memiliki indikator yang menunjukkan bahwa satu regu telah menekan tombol, sehingga regu lain tidak dimungkinkan untuk menyalakan indikatornya.

Jika rangkaian dirancang untuk setiap 2 regu dalam 1 kelompok, maka indikator bahwa ada regu yang telah menekan tombol dari kelompok harus berasal dari setiap regu didalam kelompok tersebut.

Dalam hal ini cukup ditambahkan Rangkaian OR GATE yang berasal dari output kedua regu tersebut. Sedangkan pada input, masing masing harus ditambah dengan sebuah input yang dapat menerima indikator bahwa ada regu dari kelompok lain telah menekan tombol lebih dulu.

Dari analisa ini, dapat dilihat bentuk rangkaian yang harus dibuat seperti gambar 2. seperti pada halaman berikut ini.

Jika ingin di buat untuk 4 regu, maka dapat dibuat 2 buah rangkaian yang sama, kemudian antara kedua rangkaian tersebut di hubungkan secara cascade.Bentuk rangkaian dalam diagram blok seperti gambar 3. seperti pada halaman berikutnya lagi.

Untuk membuat menjadi banyak regu, maka cukup dengan menambahkan rangkaian OR GATE pada input kelompok lain, sehingga dapat dibuat menjadi misalnya 40 regu.

Dari diagram blok pada gambar 3. jika di implementasikan, maka bentuk rangkaian seperti gambar 4.

(10)

JETri,

Gambar 2. Realisasi Rangkaian Cepat Tepat 2 Regu yang dapat di Kaskade

Indikator ke Kelompok Lain RA

Reset

Ke Ind. A I Y1 Y2 Ke Ind. B I RB Indikator ke Kelompok Lain Indikator ke Kelompok Lain

(11)

R A

R B

R eset

Kelompok

lain

Indikator

Regu A

Indikator

Regu B

Indikator

kelompok

Gambar 3. Diagram Blok Rangkaian Cepat Tepat 2 Regu

Kelompok lain R A1 R B1 R eset Indikator Regu A 1 Indikator Regu B1 Indikator kelompok RA2 R B2 Indikator Regu A 2 Indikator Regu B 2 Indikator kelompok

Gambar 4. Hubungan Kaskade Rangkaian Cepat Tepat 2 Regu Menjadi 4 Regu

(12)

JETri,

6. Kesimpulan

Metode perancangan rangkaian cascade sangat menyederhanakan proses desain, sehingga masalah dengan jumlah input yang sangat banyak dapat di rancang dan di implementasikan secara mudah.

Hambatan yang timbul dalam menerapkan metode perancangan rangkaian kaskade adalah, melakukan analisa permasalahan sehingga memungkinkan memotong permasalahan dengan jumlah input banyak, menjadi kelompok input yang sedikit sehingga mudah untuk dirancang menjadi rangkaian, yang memenuhi syarat dapat dihubungkan secara kaskade dalam membentuk rangkaian keseluruhan.

Daftar Pustaka

1. Kenneth J Breeding, 1989, Digital Design Fundamental, New Jersey, Prentice Hall