dan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro

(1)

Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-ﬂop

Elemen Rangkaian Sekuensial: Latch

dan Flip-ﬂop

TKC-305 - Sistem Digital Lanjut

Eko Didik Widianto

Sistem Komputer - Universitas Diponegoro

Tentang Kuliah

� Sebelumnya dibahas tentang desain blok rangkaian

kombinasional beserta HDLnya. Nilai keluaran rangkaian ini hanya tergantung dari nilai sinyal yang diberikan di masukannya

� Rangkaian sekuensial, keluarannya tergantung juga dari perilaku sebelumnya. Rangkaian ini menggunakan elemen penyimpan, yaitu

� _{latch: set-reset (SR) dan data (D)}

� _{ﬂip-ﬂop: data (DFF), toggle (TFF) dan JK}

� Pokok Bahasan:

� _{Rangkaian logika yang dapat menyimpan informasi} � _{Flip-ﬂop untuk menyimpan data 1 bit}

� _{Register untuk menyimpan data n-bit}

� _{Register geser untuk menggeser data register}

(kanan/kiri)

� _Pencacah

� _{Implementasi HDL rangkaian penyimpan}

(2)

Elemen Rangkaian Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-ﬂop

Kompetensi Dasar

� Kompetensi dasar yang diharapkan

� _{Mahasiswa akan mampu menjelaskan perbedaan antara}

latch dan ﬂip-ﬂop dengan tepat

� _{Mahasiswa akan mampu menjelaskan fungsi karakteristik}

latch (SR, D) dan ﬂip-ﬂop (D, T, dan JK) dengan tepat

� Referensi:

1.

Bab 7: Stephen Brown and Zvonko Vranesic,

Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005

2.

Sumber-sumber lain dari internet

Elemen Rangkaian Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-ﬂop

Bahasan

Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori Latch Latch SR Gated SR Latch Latch D (Data) Flip-ﬂop Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear Flip-ﬂop T

(3)

Elemen Rangkaian Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Rangkaian Sekuensial Elemen Memori Latch Flip-ﬂop

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

Flip-ﬂop JK

Rangkaian Sekuensial

Elemen Penyimpan dan Statenya

�

Rangkaian yang nilai keluarannya tidak hanya

tergantung dari masukan saat ini, juga dari perilaku

rangkaian sebelumnya

�

Rangkaian mempunyai elemen penyimpan

�

Isi dari elemen penyimpan merepresentasikan

keadaan (state) dari rangkaian

�

Perubahan nilai masukan dapat menyebabkan

keadaan rangkaian tidak berubah atau berubah ke

keadaan baru

�

Keluaran rangkaian berubah sesuai urutan

(4)

Contoh

Sistem Kontrol Alarm (Mis: Alarm Mobil)

�

Diinginkan rangkaian untuk mengontrol alarm

�

Alarm merespon kontrol masukan On/Off

� _{akan berbunyi saat On/Off = 1}

� _{mati saat On/Off = 0}

�

Alarm berbunyi saat sensor membangkitkan sinyal

tegangan positif (Set) jika terjadi event tidak

diinginkan

� _{Diinginkan alarm tetap aktif (berbunyi) walaupun}

keluaran sensor tidak aktif (Set=0)

� _{Alarm dimatikan manual menggunakan kontrol Reset}

�

Rangkaian ini memerlukan elemen memori untuk

mengingat bahwa alarm telah aktif hingga

datangnya sinyal Reset

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

(5)

Elemen Memori Dasar

�

Elemen memori dasar: loop dengan 2 inverter

�

Terdapat 2 keadaan (state) dengan perulangan tidak

terbatas

� _{Jika A=0, maka B akan terus bernilai 1} � _{Jika A=1, maka B akan terus bernilai 0} �

Bagaimana mengubah keadaan?

Elemen Memori Terkontrol

�

_{Rangkaian menyediakan cara untuk mengubah}

state/keadaan, dengan sinyal Load

�

Menggunakan TG (transmission gate) untuk

mengontrol jalur feedback dan jalur data

�

Load=0, TG2=on: menyediakan jalur feedback untuk

menyimpan nilai keluaran

�

Load=1, TG1=on: data baru diumpankan ke elemen

(6)

Elemen Rangkaian Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data) Flip-ﬂop

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

Flip-ﬂop JK

Latch SR

Elemen Memori dengan Gerbang NOR

�

Elemen memori terkontrol dapat disusun

menggunakan gerbang logika NOR

�

Set (S) dan Reset (R) menyediakan masukan untuk

mengubah state/keadaan, Q, dari rangkaian

�

Rangkaian tersebut membentuk latch SR

� _{Q tidak berubah saat R=S=0}

� _{Q=0 saat R=1}

(7)

Latch SR Dasar

Rangkaian dan Tabel Karakteristik

�

Rangkaian dihubungkan secara cross-coupled

�

Saat R=S=0, rangkaian tetap berada di state saat ini

�

Baik (Q

_a

₌

0 dan Q

_b

₌

1) atau (Q

_a

₌

1 dan Q

_b

₌

0)

�

_{Saat S=1 dan R=0, latch diset ke keadaan dimana}

Q

a

=

1 dan Q

b

=

0

�

Saat S=0 dan R=1, latch diset ke keadaan dimana

Q

a

=

0 dan Q

b

=

1

�

_{Saat S=1 dan R=1, Q}

_a

₌

_Q

_b

₌

_{0 →Kondisi race}

Latch SR Dasar

Diagram Pewaktuan

� Jika delay propagasi dari Qa dan Qb sama, osilasi di waktu t10 akan berlanjut secara tak terbatas

� Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan

� _{Tidak dapat ditentukan: kondisi race}

� _{Sehingga, kombinasi S=R=1 merupakan kombinasi yang}

(8)

Analisis Latch SR Dasar

� Inisial, nilai Qa =0 dan Qb =1. State tetap sampai t2karena S = R = 0

� Saat t₂, nilai S=1 menyebabkan Q_b =0 dan kemudian menyebababkan Qa =1. State tetap sampai t4 karena S = R = 0

� Saat t₄, nilai R=1 menyebabkan Qa =0 dan kemudian menyebababkan

Q_b =1

� Saat t₅, nilai S=1 memaksa Q_b =0 dan saat t₆, nilai S=0 nilai Q_b kembali ke 1. State tetap sampai t8

� Saat t8, nilai S=1 menyebabkan Qb =0 dan Qa =1

� Saat t9, nilai R=1 memaksa Qa =0

� Saat t₁₀, nilai R=0 dan S=0 bersamaan, memaksa Qa =Qb =1

� _{Tapi nilaiQ}_a ₌_Q_b ₌_{1 memaksaQ}_a ₌_Q_b ₌_{0 (osilasi) →kondisi}

race Elemen Rangkaian Sekuensial: Latch dan Flip-ﬂop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Latch SR Gated SR Latch Latch D (Data) Flip-ﬂop

Implementasi Latch SR

�

_{Rangkaian alarm menggunakan elemen penyimpan}

berupa latch SR

�

Masukan Reset dihubungkan dengan R, Set dengan

S

�

Keluaran On/Off dihubungkan dengan Q

_a �

Kondisi inisial: reset, alarm mati.

(9)

Kode HDL Latch SR Dasar

Secara Struktural Menggunakan Rangkaian

0�� 0��

Latihan: simulasikan kode di atas!

Kode HDL Latch SR Dasar

Secara Perilaku Menggunakan Tabel Karakteristik 0�� 0��

(10)

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

Flip-ﬂop JK

Gated SR Latch

Rangkaian, Tabel Karakteristik

� Latch SR dasar mengubah statenya saat masukannya berubah

� Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar

� _{Digunakan untuk mengontrol kapan rangkaian dapat mengubah}

state-nya

� _{Saat disable, apapun nilai R dan S tidak akan}

mempengaruhi state atau keluaran

� _{Disebut sebagai gated SR latch} � _{Sinyal Clk sebagai pengontrol}

(11)

Gated SR Latch

Diagram Pewaktuan

�

_{Latch set (Q=1) saat S=1, R=0 dan Clk=1}

�

_{Latch reset (Q=0) saat R=1, S=0 dan Clk=1}

�

Keadaan saat S=R=1 dihindari, menyebabkan

keluaran undeﬁned

Kode HDL Gated SR Latch

0�� 0��

(12)

Gated SR Latch

Rangkaian dengan Gerbang NAND

�

_{Masukan S dan R dibalik dibandingkan dengan}

rangkaian dengan gerbang AND

�

Gerbang NAND memerlukan transistor lebih sedikit

daripada gerbang AND

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

(13)

Gated D (Data) Latch

�

Gated latch lainnya adalah D latch

�

Mempunyai sebuah masukan data, D

� _{Tidak akan terjadi kondisi race seperti latch RS} �

Menyimpan nilai masukan dengan kontrol sinyal

clock

�

Digunakan di rangkaian yang perlu menyimpan nilai

� _{Misalnya ’mengingat’ nilai keluaran dari rangkaian}

adder/substractor

� _{Latch dapat dikatakan sebagai elemen penyimpan}

1-bit

� _{Diimplementasikan dengan 18 transistor CMOS}

Gated D (Data) Latch

Simbol, Tabel Karakteristik dan Diagram Pewaktuan

�

Selama Clk=1 dapat terjadi lebih dari 1 perubahan

(14)

Gated D (Data) Latch

Kode HDL

0��

��

� � ��

��

� � ��

��

��0��

Latihan: simulasikan kode di atas!

Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T Flip-ﬂop JK

Sensitivitas Elemen Storage

�

Sensitivitas elemen storage: Level-sensitive dan

Edge-triggered

�

_{Level-sensitive: state dan keluaran elemen dikontrol oleh}

level masukan clock (0 atau 1)

�

Latch adalah elemen storage dengan level-sensitive

�

Clk=0, maka state dan keluaran tidak berubah

�

Clk=1, maka state dan keluaran berubah

�

Edge-triggered: state dan keluaran elemen hanya

berubah di titik transisi nilai clock

�

Positive-edge: transisi sinyal clock dari 0 ke 1

�

Negative-edge: transisi sinyal clock dari 1 ke 0

(15)

Flip-ﬂop

�

Rangkaian latch (gated) merupakan level-sensitive

�

State dapat berubah lebih dari sekali selama

periode ’aktif’ dari sinyal clock

�

_Flip-ﬂop

�

Elemen penyimpan dengan menggunakan prinsip

gated latch

�

Statenya berubah hanya sekali dalam satu periode

clock

Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop

D Flip-Flop dengan Preset dan Clear Flip-ﬂop T Flip-ﬂop JK

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

(16)

D Flip-Flop dengan Preset dan Clear

Edge-triggered Flip-ﬂop

Positive-edge dan Negative-edge D Flip-ﬂop

�

Dua tipe rangkaian:

�

positive-edge triggered D ﬂip-ﬂop

� _{rangkaian merespon di transisi positif sinyal clock} �

negative-edge triggered D ﬂip-ﬂop

� _{rangkaian merespon di transisi negatif sinyal clock}

Master-slave D Flip-ﬂop

Struktur, Simbol dan Diagram Pewaktuan

�

Berisi 2 buah gated D latch (38 transistor CMOS)

�

master mengubah statenya saat clock = 1

�

slave mengubah statenya saat clock = 0

(17)

Master-slave D Flip-ﬂop: Perilaku

� Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah

� _Q_m _{mengikuti perubahan D, dan Q}_s _konstan

� Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Qm dan mengubah statenya

� _{Karena Q}_m _{tidak berubah selama clock=0, slave hanya mengubah}

statenya sekalis aja selama satu siklus clock

� Dari sudut pandang keluaran

� _{Rangkaian mengubah Q}_s _{(keluaran ﬂip-ﬂop) di titik transisi negatif}

sinyal clock (perubahan dari 1→0)

� _{Disebut negative-edge ﬂip-ﬂop}

Positive-Edge-Triggered Flip-ﬂop

� Rangkaian berfungsi sama dengan master-slave D ﬂip-ﬂop dapat dibentuk dengan 6 gerbang NAND (24 transistor)

� Saat clock = 0, keluaran gerbang 2 dan 3 tinggi

� _{P1 = P2 = 1, keluaran latch tidak berubah, berada di state}

saat ini (present state)

� _{P4 = D dan P3 = D}

� Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3

(18)

Negative-Edge-Triggered Flip-Flop

�

disusun dengan menggantikan gerbang NAND

dengan NOR di rangkaian sebelumnya

Kode HDL D Flip-Flop

(Positive-Edge-Triggered)

0��

��

� � ��

��

��0��

(19)

Efek Delay Propagasi

�

_{Sebelumnya efek delay propagasi diabaikan}

�

Dalam prakteknya, delay ini perlu diperhatikan

�

Di gated D latch (negative-edge)

�

nilai D harus tidak berubah (stabil) saat transisi clock

dari 1 ke 0

� _{Waktu minimum dimana sinyal D harus stabil}

sebelum transisi clock disebut setup time (tsu)

� _{Waktu minimum dimana sinyal D harus stabil setelah}

transis clock disebut hold time (th)

� _{Nilai tipikal di CMOS: t}_su ₌_{3ns dan t}_h ₌ _2ns

Membandingkan Elemen Penyimpan Data

(20)

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

Flip-ﬂop JK

Masukan Preset dan Clear

� Diinginkan untuk mengeset keluaran ﬂip-ﬂop (Q = 1) atau meng-clear-kannya (Q = 0)

� _{Flip-ﬂop umumnya mempunyai masukan preset dan clear} � _{Input ini asinkron (tidak tergantung dari sinyal clock)}

� _{Keluaran Q berubah seketika saat preset atau clear aktif} � _{Contoh aplikasi di rangkaian pencacah n bit}

� _{Dibuat dengan n buah ﬂip-ﬂip}

� _{Untuk mereset ke nilai awal digunakan clear dan mengeset}

ke nilai tertinggi dengan preset

posedge triggered DFF

negedge triggered DFF

� Jika Preset = 0, keluaran Q = 1

(21)

Masukan Preset dan Clear

Master-Slave D Flip-ﬂop (negedge DFF)

Masukan Preset dan Clear

(22)

D Flip-Flop dengan Clear Sinkron

�

Flip-ﬂop beroperasi normal saat masukan Clear = 1

�

Jika Clear=0, maka di transisi positif clock

berikutnya, keluaran ﬂip-ﬂop Q = 0

Kode HDL DFF dengan Preset dan Clear

(Asinkron)

0�� 0��

(23)

DFF dengan Preset dan Clear Sinkron

0�� 0��

Latihan: simulasikan kode di atas!

Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear Flip-flop T Flip-flop JK

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

(24)

Flip-ﬂop T

Flip-ﬂop JK

Flip-ﬂop T (Toggle)

Rangkaian, Tabel Karakteristik dan Diagram Pewaktuan

� Menggunakan sebuah posedge D ﬂip-ﬂop dan rangkaian logika

untuk mendrive masukannya

� Feedback membuat sinyal masukan D sama dengan nilai Q

atau Q di bawah kontrol sinyal T

� _{Saat T = 1 → state rangkaian ’toggle’} � _{Saat T = 0 → statenya tetap}

� _{Digunakan sebagai elemen di rangkaian pencacah}

Flip-ﬂop T

Flip-ﬂop JK

T (Toggle) Flip-Flop

Kode HDL (Positive-edge Triggered)

0�� 0��

(25)

Bahasan

Rangkaian Sekuensial

Elemen Memori

Latch

Latch SR

Gated SR Latch

Latch D (Data)

Flip-ﬂop

Edge-Triggered D Flip-ﬂop

D Flip-Flop dengan Preset dan Clear

Flip-ﬂop T

Flip-ﬂop JK

Flip-ﬂop T

Flip-ﬂop JK

�

Flip-flop JK dapat diturunkan dari flip-flop D, dengan

menggunakan 2 masukan J dan K, sehingga

D = JQ + K Q

�

Flip-flop JK mengkombinasikan perilaku flip-flop SR dan

ﬂip-ﬂop T

�

J = S dan K = R untuk semua nilai, kecuali untuk

J = K = 1 (ﬂip-ﬂop SR)

�

Jika J=K=1, ﬂip-ﬂop men-toggle statenya seperti

(26)

Flip-ﬂop JK

Diagram Pewaktuan Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2012,Eko Didik Widianto Rangkaian Sekuensial Latch Flip-flop Edge-Triggered D Flip-flop D Flip-Flop dengan Preset dan Clear