Review Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto

(1)

Rangkaian Kombinasional @2012,Eko Didik Widianto HDL Rangkaian Digital Desain Rangkaian Logika Blok Rangkaian Kombinasional

Desain Blok Rangkaian Kombinasional

TKC305 - Sistem Digital Lanjut

Eko Didik Widianto

Sistem Komputer - Universitas Diponegoro

Desain Blok Rangkaian Kombinasional @2012,Eko Didik Widianto HDL Rangkaian Digital Desain Rangkaian Logika Blok Rangkaian Kombinasional

Review Kuliah

�

Sebelumnya dibahas tentang metodologi desain sistem

digital menggunakan Xilinx ISE dan pengantar HDL

(Verilog)

�

Berikutnya akan dibahas tentang desain HDL untuk blok

rangkaian kombinasional, meliputi:

�

desain rangkaian logika dengan kebutuhan

spesiﬁkasi ditentukan

�

multiplekser 2-ke-1, 4-ke-1, 16-ke-1

�

enkoder biner 4-ke-2 (one-hot encoding), enkoder

prioritas

�

dekoder/demultiplekser 3-ke-8

�

dekoder BDC/hex ke 7-segmen

�

Referensi:

1. Verilog Tutorial (online):

http://www.asic-world.com/verilog/veritut.html

2. Stephen Brown and Zvonko Vranesic, Fundamentals

of Digital Logic with Verilog/VHDL, 2nd Edition,

McGraw-Hill, 2005

(2)

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

Dekoder BCD/Hex-ke-7 Segmen

Rangkaian Kombinasional dan Sekuensial

�

Rangkaian digital: kombinasional dan sekuensial

�

Rangkaian kombinasional

�

_{Nilai keluaran rangkaian di suatu waktu hanya ditentukan}

oleh nilai dari masukannya di waktu tersebut

�

_{Tidak ada penyimpanan informasi atau}

ketergantungan terhadap nilai sebelumnya

�

_{Misalnya: multiplekser, enkoder, dekoder, demux,}

ALU

�

Rangkaian sekuensial

�

_{Nilai keluaran rangkaian di suatu waktu ditentukan oleh}

nilai masukannya waktu itu dan nilai keluaran sebelumnya

�

_{Menyertakan storage untuk menyimpan nilai masukan}

�

_{Elemen dasar untuk menyimpan data 1-bit adalah ﬂip-ﬂop}

�

_{Sebagian besar rangkaian digital adalah sekuensial}

(3)

Desain Blok Rangkaian Kombinasional @2012,Eko Didik Widianto HDL Rangkaian Digital Desain Rangkaian Logika

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

Dekoder BCD/Hex-ke-7 Segmen

Simulasi

Problem Desain

Ditentukan fungsi 4-variabel:

f =

�

m(2, 3, 8, 9, 10, 11, 13)

=

�

M(0, 1, 4, 5, 6, 7, 12, 14, 15)

Diinginkan: implementasikan fungsi tersebut dengan

FPGA

Solusi: (harus dapat tersintesis)

1. Menggunakan primitive gate

2. Menggunakan operator bitwise

3. Menggunakan CASE

(1) dan (2) membutuhkan proses penyederhanaan

rangkaian

(4)

Simulasi

Penyederhanaan Fungsi

�

_{Penyederhanaan dengan K-map}

�

_f

_1,min

_{= (x}

₁

+

x

3 ) (x

2 +

x

3 ) (x

2 +

x

4 )

�

f

2,min

=

x

1 x

2 +

x

2 x

3 +

x

1 x

3 x

4

Simulasi

1. Desain Menggunakan Primitive Gate

�

Menggunakan masukan skematik

(5)

Simulasi

Deskripsi Struktural

�

_{Hasil Generate ﬁle HDL dari skematik}

Simulasi

Gerbang Register Transfer Level (RTL)

(6)

Simulasi

2. Menggunakan Operator Bitwise di HDL

Operator Deskripsi

~

Bitwise NOT

&

Bitwise AND

|

Bitwise OR

^

Bitwise XOR

^~ atau ~^

Bitwise XNOR

�

File desain: design_example_1.v

�

Deskripsi struktural dan perilaku

�

File testbench: design_example_1_tb.v

0�� 0��

��

��0��

Simulasi

Skematik RTL

(7)

Simulasi

3. Menggunakan Case

(design_example_2.v)

�

Deskripsi struktural dan perilaku

�

_{Desain prosedural dalam blok always}

�

Menggunakan sensitivity list

Simulasi

Skematik RTL

(8)

Simulasi

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

Dekoder BCD/Hex-ke-7 Segmen

Simulasi

Testbench / Test Fixture

�

_{Masukan: x1, x2, x3, x4}

�

_{Untuk module:}

�

design_example: UUT, output: f1

�

design_example_1: UUT1, output: f2

(9)

Simulasi

Diagram Pewaktuan

Hasil Simulasi Ketiga Desain

Simulasi

Preferensi Desain

(10)

Desain Blok Rangkaian Kombinasional @2012,Eko Didik Widianto HDL Rangkaian Digital Desain Rangkaian Logika Blok Rangkaian Kombinasional Multiplekser Enkoder Demultiplekser/Dekoder Dekoder BCD/Hex-ke-7 Segmen

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

Dekoder BCD/Hex-ke-7 Segmen

Rangkaian Multiplekser (MUX)

Sebuah rangkaian multiplekser

(MUX) mempunyai

�

_{N buah masukan SELECT}

s

�

Maksimal 2

N

jalur data

masukan x

n

�

_{Satu jalur keluaran f}

Disebut juga selektor, karena

bekerja untuk memilih jalur

masukan yang akan dilewatkan

ke keluaran sesuai dengan nilai

SELECT

MUX 2-masukan

s f (s, x

₁

,

x

₂

)

0 x

1

(11)

HDL: Multiplekser 2 Jalur Masukan

�

_{Implementasi HDL untuk MUX-2 atau multiplekser}

2-ke-1:

1. Secara struktural menggunakan continous

assignment

�

_{operator bitwise (AND &, OR |, NOT ~)}

�

_{operator kondisional (?)}

2. Secara prosedural menggunakan if-then dalam blok

always

�

_{Kode dan simulasi!}

�

desain

�

testbench

HDL MUX-2

0�� 0��

��

��0��

MUX 2-masukan

s f (s, x[0], x[1])

0 x[0]

1 x[1]

(12)

Skematik RTL MUX-2

Simulasi MUX-2

Test Fixture

0�� 0��

��

0��

��

� � ��

�� 0��

��

��0��

(13)

Simulasi MUX-2

Multiplekser 4 Jalur Masukan

�

_{MUX-4 memilih satu dari 4 data masukan yang akan}

dilewatkan ke keluaran

�

Ditentukan oleh nilai 2 jalur SELECT (s

₀

_,

s

₁

)

�

Dapat dikonstruksi menggunakan 3 buah MUX

(14)

HDL dan Test Fixture MUX-4

�

HDL prosedural

menggunakan blok

always

0�� 0��

��

��0��

�

Simulasi secara exhaustive (semua

kemungkinan nilai masukan diuji)

�

_{Tidak praktis untuk jumlah}

masukan banyak (mis: 6 masukan

akan butuh 32 pola uji), perlu

desain pola uji yang eﬁsien

0�� 0�� 0�� 0�� Desain Blok Rangkaian Kombinasional @2012,Eko Didik Widianto HDL Rangkaian Digital Desain Rangkaian Logika Blok Rangkaian Kombinasional Multiplekser Enkoder Demultiplekser/Dekoder Dekoder BCD/Hex-ke-7 Segmen

74LS151: Multiplekser 8 jalur

(15)

HDL DM74LS151M

0�� 0��

��

� ��

��

��0��

Tugas Mahasiswa (#5)

�

_{Download datasheet untuk masing-masing IC TTL}

berikut:

�

74157 atau 74158: quad 2-line to 1-line data

selector/multiplexer, noninverting / inverting

�

74153: dual 4-line to 1-line data selector/multiplexer

�

74151 atau 74152: 8-line to 1-line data

selector/multiplexer

�

74251: 8-line to 1-line data selector/multiplexer with

complementary three-state outputs

�

_{Buat kode HDL untuk IC tersebut di atas}

(16)

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

Dekoder BCD/Hex-ke-7 Segmen

Enkoder

�

One-hot Encoding: Salah Satu Masukan Harus ’1’

�

Enkoder mengurangi jumlah bit yang diperlukan

untuk merepresentasikan suatu informasi (data)

�

Contoh penggunaan untuk transmisi informasi dalam

sistem digital sehingga mengurangi jumlah saluran

transmisi, atau ruang penyimpanan

(17)

Enkoder Prioritas

�

_{Salah satu kelas enkoder: enkoder prioritas}

�

Sinyal masukan mempunyai level prioritas

�

Keluaran enkoder menunjukkan masukan aktif yang

mempunyai prioritas tertinggi

�

_{Jika masukan dengan prioritas tinggi ’assert’,}

masukan dengan prioritas lebih rendah diabaikan

�

_{Asumsi: w3 mempunyai prioritas}

lebih tinggi daripada w0

�

Keluaran z (is_zero)

menunjukkan bahwa tidak ada

masukan bernilai ’1’

�

_{Keluaran y1, y0 akan ’Z’}

(high-impedance)

�

Persamaan fungsi yo, y1 dan

z?

HDL Enkoder Prioritas

0��

��

��0��

�

Note:

�

_{Casez: ’z’ dianggap don’t care}

(18)

Testbench Enkoder

0��

��

� � ��

�� 0��

��

��0��

Simulasi HDL Enkoder

(19)

Tugas Mahasiswa (#5)

�

Download datasheet untuk masing-masing IC TTL

berikut:

�

74148: 8-line to 3-line priority encoder

�

74348: 8 to 3-line priority encoder with three-state

outputs

�

_{Buat kode HDL untuk IC tersebut di atas}

�

_{Buat ﬁle testbench (test ﬁxture) dan simulasikan}

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

(20)

Demultiplekser

�

Sebuah multiplekser memilih satu dari n masukan

data menjadi satu keluaran

�

_{Demultiplekser melakukan sebaliknya, yaitu}

menempatkan nilai satu masukan ke salah satu dari

n jalur keluaran

�

Dapat diwujudkan menggunakan dekoder n − ke − 2

n

Dekoder

�

Rangkaian dekoder: mendekode informasi (data) terkode

�

Mempunyai N masukan data dan 2

N

keluaran (mis: dekoder 3

masukan mempunyai 8 jalur keluaran)

�

Hanya satu keluaran yang di-assert (diaktifkan) dalam satu

waktu (one-hot decoding)

�

_{Assert: ke nilai 1 (logika positif/active-high) atau 0 (logika}

negatif/active-low)

�

_{Tiap keluaran ditentukan oleh satu valuasi nilai masukan}

�

Masukan ENABLE (En) digunakan untuk mematikan (disable)

keluaran

�

_{Asumsi keluaran active-high:}

�

_{Jika En=0, tidak ada keluaran dekoder yang di-assert}

�

_{Jika En=1, satu keluaran di-assert sesuai valuasi}

(21)

Dekoder atau Demultiplekser?

�

_{Dekoder dan demultiplekser mempunyai struktur port}

yang sama

�

1 jalur masukan En

�

n jalur masukan w

�

2 n

jalur keluaran y

�

Dekoder: n masukan w merupakan jalur data dan En

sebagai jalur enable untuk mengaktifkan dekoder

�

_{Demultiplekser: n masukan w sebagai selektor dan}

En sebagai jalur data yang akan dilewatkan ke

keluaran

Aplikasi Dekoder: Pengalamatan ROM

�

_{Dekoder seringkali digunakan untuk mendekodekan}

jalur alamat chip memori

(22)

Rangkaian Dekoder 2-ke-4

HDL Dekoder/Demultiplekser 2-ke-4

0��

��

��0��

Testbench

0�� 0�� 0��

(23)

Simulasi Dekoder 2-ke-4

Rangkaian Dekoder 3-ke-8

�

_{Dekoder 3-ke-8 dapat tersusun dari 2 buah dekoder}

2-ke-4 (mis: asumsi active-high)

�

Dekoder 4-ke-16 dapat tersusun dari 5 dekoder

2-ke-4. Bagaimana?

(24)

74138: Dekoder 3-ke-8 (Active-low)

Kode HDL 74138

0��

��

� � ��

��

�� 0��

��

��0��

(25)

Tugas Mahasiswa (#5)

�

Download datasheet untuk masing-masing IC TTL

berikut:

�

74138: 3 to 8-line decoder/demultiplexer

�

74139: dual 2 to 4-line decoder/demultiplexer

�

74237: 1-of-8 decoder/demultiplexer with address

latch, active high outputs

�

_{Buat kode HDL untuk IC tersebut di atas}

�

Buat ﬁle testbench (test ﬁxture) dan simulasikan

Bahasan

HDL Rangkaian Digital

Desain Rangkaian Logika

Simulasi

Blok Rangkaian Kombinasional

Multiplekser

Enkoder

Demultiplekser/Dekoder

(26)

Dekoder BCD-ke-7 Segment

(27)

Kode HDL Dekoder BCD-ke-7 Segmen

0�� 0��

��

�� 0��

��

��0��

Tugas Mahasiswa (#5)

�

Download datasheet untuk masing-masing IC TTL

berikut:

�

7446 atau 7447 atau 7448 atau 7449 atau 74246

atau 74247 atau 74248 atau 7449

�

Buat kode HDL untuk IC tersebut di atas