D A F TA R G A M B A R
Gambar1.1 Sinyal v(t) = 5sin(2πt)dimana besar te-gangan merupakan fungsi dari waktut . . . 4 Gambar1.2 Diagram blok sistem yang terdiri atas
ma-sukan, keluaran, proses dan elemen peny-impan . . . 5 Gambar1.3 Sinyal diskrit hasil pencuplikan sinyal analog 5 Gambar1.4 Sistem pemonitor dan pengontrol suhu
ling-kungan . . . 9 Gambar1.5 Kuantisasi tegangan masukan analog
de-ngan8langkah . . . 10 Gambar1.6 Material semikonduktor berupa wafer
si-likon dan fabrikasi IC (Gambar diambil dari wikipedia) . . . 12 Gambar1.7 Jumlah transistor mikroprosesor meningkat
dua kali setiap 2 tahun (Gambar diambil dari wikipedia) . . . 14 Gambar1.8 Implementasi gerbang NAND2masukan
dengan CMOS dan BJT . . . 15 Gambar1.9 Kit komputer tersusun atas IC standar dari
Yunten Labs . . . 16 Gambar1.10 Komputer Mark1FORTH tersusun atas IC
standar . . . 16 Gambar1.11 Salah satu rangkaian devais terprogram
de-ngan struktur PLA . . . 17 Gambar1.12 Salah satu rangkaian devais terprogram
de-ngan struktur PLA . . . 18 Gambar1.13 Board evaluasi FPGA Xilinx Spartan-3E dari
Digilenc . . . 19 Gambar1.14 Aplikasi PLD untuk kamera fotografi
berke-cepatan tinggi . . . 19 Gambar1.15 FPGA untuk radio yang didefinisikan
se-cara software atau SDR . . . 20 Gambar1.16 Hardware NetFPGA-10G berbasis FPGA
untuk4x NIC10GbE . . . 21 Gambar1.17 Devais Wi-Maxbasebanddari Fujitsu . . . 21 Gambar1.18 Metodologi desain sistem digital secara
top-down . . . 22
xxiv Daftar Gambar
Gambar1.19 Rangkaian logika dari persamaan y=x1· x2+x1·x2 . . . 23 Gambar1.20 Implementasi rangkaian dengan IC standar
7400. . . 24 Gambar2.1 Rangkaian yang berisi tombol untuk
me-ngontrol penyalaan lampu . . . 31 Gambar2.2 Simbol dan nilai keadaan elemen biner
sa-klar dan lampu . . . 32 Gambar2.3 Rangkaian digital untuk kontrol lampu
meng-gunakan simbol . . . 33 Gambar2.4 Rangkaian saklar seri mengimplementasikan
fungsi logika AND . . . 34 Figure2.5 Rangkaian saklar paralel
mengimplemen-tasikan fungsi logika OR . . . 35 Gambar2.6 Rangkaian saklar dengan persamaan y =
(x1+x2)·x3 . . . 37 Gambar2.7 Rangkaian saklar dengan persamaan y =
x1x2+x3x4. . . 37 Gambar2.8 Rangkaian mengimplementasikan fungsi
logika NOT . . . 39 Gambar2.9 Simbol gerbang logika AND, OR dan NOT . 43 Gambar2.10 Rangkaian logika untuk fungsi f = (x1+x2)·
x3 . . . 44 Gambar2.11 Representasi fungsi f(x1,x2,x3) = x1x3+
x2x3dalam tabel kebenaran dan rangkaian logika . . . 44 Gambar2.12 Rangkaian logika untuk memonitor suhu
dengan persamaany=x1+x2+ (x3·x4) . 45 Gambar2.13 Analisis rangkaian logika untuk fungsi f =
x1+x1x2 . . . 48 Gambar2.14 Diagram pewaktuan fungsi f =x1+x1x2. . 48 Gambar2.15 Diagram pewaktuan dari rangkaian logika . 50 Gambar3.1 Diagram Venn untuk konstanta, teorema
dan hukum aljabar . . . 59 Gambar3.2 Pembuktian teorema DeMorgan dengan
di-agram Venn . . . 60 Gambar3.3 Rangkaian logika untuk fungsix+x·y . . . 62 Gambar3.4 Rancangan rangkaian dari tabel kebenaran . 63 Gambar3.5 Rangkaian untuk fungsi f = x1x2+x1x2+
x1x2 . . . 64 Gambar3.6 Rangkaian AND-OR dan OR-AND untuk
Daftar Gambar xxv
Gambar3.7 Gerbang/fungsi NAND2variabel f(x1,x2) = x1·x2 . . . 76 Gambar3.8 Gerbang/fungsi NAND2variabel f(x
1,x2) = x1+x2 . . . 76 Gambar3.9 Rangkaian CMOS untuk gerbang NAND
dan AND . . . 76 Gambar3.10 Rangkaian CMOS untuk gerbang NOR dan
OR . . . 77 Gambar3.11 Teorema DeMorgan15a dan15b . . . 77 Gambar3.12 Konversi rangkaian AND-OR menjadi
NAND-NAND . . . 78 Gambar3.13 Rangkaian AND-OR dan NAND-NAND
untuk f =∑m(1, 4, 5, 6) . . . 79 Gambar3.14 Rangkaian AND-OR dan NAND-NAND
untuk f =∑m(1, 3, 5, 6, 7). . . 80 Gambar3.15 Konversi rangkaian OR-AND menjadi
NOR-NOR . . . 80 Gambar3.16 Rangkaian OR-AND dan NOR-NOR untuk
f =∑m(1, 4, 5, 6) . . . 82 Gambar4.1 K-map untuk fungsi dua variabel . . . 88 Gambar4.2 K-map untuk fungsi f(x1,x2) =∑m(0, 1) . 88 Gambar4.3 K-map untuk fungsi f(x1,x2) =∑m(0, 2, 3)
. . . 89 Gambar4.4 K-map untuk fungsi f(x1,x2) = ∑m(0, 1)
dan f(x1,x2) =∑m(1, 3) . . . 91 Gambar4.5 Penyederhanaan fungsi f(x1,x2) =∑m(0, 3)
dan f(x1,x2) =∑m(1, 2) . . . 91 Gambar4.6 K-map untuk fungsi f(x1,x2) =∑m(0, 1, 2)
dan f(x1,x2) =∑m(1, 2, 3) . . . 92 Gambar4.7 K-map untuk fungsi logika tiga variabel . . 93 Gambar4.8 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∑m(0, 2, 4, 7) . . . 94 Gambar4.9 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∑m(1, 3, 5, 7) . . . 94 Gambar4.10 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∑m(0, 1, 2, 5) . . . 95 Gambar4.11 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∑m(0, 2, 3, 6, 7) . . . 96 Gambar4.12 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∑m(0, 1, 3, 4, 5, 7) . . . 97 Gambar4.13 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
xxvi Daftar Gambar
Gambar4.14 K-map untuk fungsi logika empat variabel . 98 Gambar4.15 K-map dan penyederhanaan fungsi f(x1,x2,x3,x4) =
∑m(2, 3, 8−11, 13) . . . 99
Gambar4.16 K-map dan penyederhanaan fungsi f(x1,x2,x3,x4) = ∏M(0, 2, 4, 8−12, 14) . . . .100
Gambar4.17 K-map untuk fungsi5variabel . . . .101
Gambar4.18 Penyederhanaan fungsi lima variabel de-ngan K-map . . . .101
Gambar4.19 Penyederhanaan fungsi enam variabel de-ngan program Bmin . . . .103
Gambar4.20 Persamaan fungsi f(x1,x2,x3,x4) =∑m(2, 3, 8− 11, 13) . . . .104
Gambar4.21 Rangkaian logika dari fungsi f = x1x2+ x2x3+x1x3x4 . . . .106
Gambar4.22 Fungsi K-map untuk Contoh4.17 . . . .107
Gambar4.23 Fungsi K-map untuk Contoh4.18 . . . .108
Gambar4.24 Fungsi K-map untuk Contoh4.18 . . . .109
Gambar4.25 K-map untuk fungsi dua variabel . . . .110
Gambar4.26 K-map untuk Contoh4.19 . . . .110
Gambar4.27 K-map untuk fungsi f(x1,x2) =∏M(1, 3) = x2 . . . .111
Gambar4.28 Penyederhanaan fungsi SOP dan POS un-tuk f(x1,x2,x3) =∑m(0, 1, 2, 5) . . . .112
Gambar4.29 Rangkaian minimal NAND-NAND dan NOR-NOR untuk f(x1,x2,x3) =∑m(0, 1, 2, 5) . .112
Gambar4.30 Penyederhanaan fungsi SOP dan POS un-tuk f(x1,x2,x3) =∏M(1, 4, 5) . . . .113
Gambar4.31 Rangkaian minimal NAND-NAND dan NOR-NOR untuk f(x1,x2,x3) =∏M(1, 4, 5) . . .114
Gambar4.32 K-map dan pengelompokan Maxterm fung-si f(x1,x2,x3,x4) =∑m(2, 3, 8, 9, 10, 11, 13) .115 Gambar4.33 K-map fungsi untuk Latihan4.7 . . . .116
Gambar4.34 Penyederhanaan fungsi tidak lengkap de-ngan untuk Contoh4.25. . . .118
Gambar4.35 Penyederhanaan K-map fungsi f(x1,x2,x3,x4) = ∑m(2, 4, 5, 6, 10) +d(12, 13, 14, 15) . . . .119
Gambar4.36 Rangkaian SOP dan POS minimalf (x1,x2,x3,x4) = ∑m(2, 4, 5, 6, 10) +d(12, 13, 14, 15) dan anali-sisnya . . . .119
Gambar4.37 K-map rangkaian multikeluaran f1(x1,x2,x3,x4) = ∑m(2, 3, 5, 6, 8, 13) +d(7, 9, 11, 12)dan f2(x1,x2,x3,x4) = ∏M(0, 1, 4, 5, 10, 11, 14)·D(2, 3) . . . .120
Daftar Gambar xxvii
Gambar4.38 Rangkaian logika minimal untuk f1(x1,x2,x3,x4) =
∑m(2, 3, 5, 6, 8, 13) +d(7, 9, 11, 12)dan f2(x1,x2, x3,x4) =
∏M(0, 1, 4, 5, 10, 11, 14)·D(2, 3) . . . .120
Gambar4.39 Rangkaian multikeluaran fungsi f1(x1,x2,x3,x4) = ∑m(2, 3, 5, 6, 8, 13) +d(7, 9, 11, 12)dan f2(x1,x2,x3,x4) = ∏M(0, 1, 4, 5, 10, 11, 14)·D(2, 3) . . . .121
Gambar4.40 K-map fungsi f1dan f2 untuk Contoh4.28 .122 Gambar4.41 K-map fungsi f1dan f2 untuk Contoh4.28 .122 Gambar4.42 Deskripsi fungsional sistem monitor suhu dan level . . . .126
Gambar5.1 Tampilan awal program Bmin . . . .139
Gambar5.2 Jendela masukan tabel kebenaran program Bmin . . . .140
Gambar5.3 Langkah-langkah penyederhanaan funf(d,c,b,a) = ∑m(2, 3, 7, 9, 11, 13) +∑d(1, 10, 15)di Bmin 141 Gambar5.4 K-map untuk menyederhanakan fungsi f(d,c,b,a) = ∏M(1, 4, 5, 6, 9, 12, 14)·D(0, 10, 15)di Bmin 141 Gambar5.5 Metode QM untuk menyederhanakan fung-si f(d,c,b,a) =∑m(2, 3, 7, 9, 11, 13) +∑d(1, 10, 15) di Bmin . . . .142
Gambar5.6 Metode QM untuk menyederhanakan fung-si f(d,c,b,a) =∏M(1, 4, 5, 6, 9, 12, 14)·∏D(0, 10, 15) di Bmin . . . .143
Gambar5.7 Metode QM untuk menyederhanakan fung-si10variabel di Bmin . . . .144
Gambar5.8 Metode QM untuk menyederhanakan fung-si f(x1,x2,x3,x4) =∑m(2, 3, 7, 9, 11, 13) +∑d(0, 10, 15) di qmls . . . .145
Gambar5.9 Penyederhanaan fungsi10variabel dengan qmls . . . .145
Gambar5.10 Skematik rangkaian logika di Qucs untuk fungsi f(x1,x2,x3,x4) =x3x4+x2x4+x1x2x4146 Gambar5.11 Diagram pewaktuan hasil simulasi Qucs untuk rangkaian f(x1,x2,x3,x4) = x3x4+ x2x4+x1x2x4 . . . .147
Gambar6.1 Struktur transistor NMOS . . . .155
Gambar6.2 Simbol transistor NMOS . . . .155
Gambar6.3 Model saklar NMOS terhadap kontrol te-ganganx . . . .155
Gambar6.4 Operasi NMOS sebagai saklar . . . .156
Gambar6.5 Struktur transistor PMOS . . . .156
xxviii Daftar Gambar
Gambar6.7 Model saklar PMOS terhadap kontrol te-ganganx . . . .157 Gambar6.8 Operasi PMOS sebagai saklar . . . .157 Gambar6.9 Operasi transistor NMOS dan PMOS
seba-gai saklar digital . . . .158 Gambar6.10 Layout transistor CMOS di atas substrate
tipe-p (Sumber: wikipedia) . . . .159 Gambar6.11 Rangkaian CMOS yang tersusun atas PUN
dan PDN . . . .159 Gambar6.12 Rangkaian CMOS, tabel keadaan dan
op-erasinya untuk gerbang NOT . . . .160 Gambar6.13 Rangkaian CMOS untuk gerbang NAND-2 .161 Gambar6.14 Rangkaian CMOS untuk gerbang NOR-2 . .163 Gambar6.15 Rangkaian CMOS untuk gerbang AND-2 . .165 Gambar6.16 Rangkaian CMOS untuk gerbang OR-2 . . .167 Gambar6.17 Rangkaian CMOS untuk suatu fungsi logika168 Gambar6.18 K-map dan penyederhanaan fungsi f(x1,x2,x3) =
∏M(2, 7) . . . .169 Gambar6.19 Beban kapasitif gerbang logika . . . .170 Gambar6.20 Simbol dan fungsi keluaran buffer
non-inverting dan buffer non-inverting . . . .171 Gambar6.21 Rangkaian CMOS untuk gerbang buffer
in-verting dan non-inin-verting . . . .172 Gambar6.22 Simbol dan operasi gerbang transmisi (TG) .172 Gambar6.23 Rangkaian CMOS untuk TG . . . .173 Gambar6.24 Rangkaian multiplekster 2 masukan
de-ngan TG . . . .173 Gambar6.25 Simbol dan rangkaian ekivalen buffer tiga
keadaan . . . .174 Gambar6.26 Konfigurasi buffer tiga keadaan dilihat dari
tipe keluaran dan sinyal kontrolnya . . . . .175 Gambar6.27 Gerbang CMOS buffer tiga keadaan
non-inverting, active high . . . .176 Gambar6.28 Rangkaian multiplekster 2 masukan
de-ngan buffer tiga keadaan dan tabel karak-teristiknya . . . .176 Gambar6.29 Simbol gerbang XOR-2dan tabel
kebenaran-nya . . . .177 Gambar6.30 Gerbang XOR-2masukan tersusun atas buffer
inverting dan TG . . . .177 Gambar6.31 Generator dan detektor paritas genap di
Daftar Gambar xxix
Gambar6.32 Gerbang XOR-3dalam rangkaian penjum-lah penuh . . . .180 Gambar6.33 Rangkaian penjumlah dan pengurang . . . .180 Gambar6.34 Rangkaian komparator data4-bit . . . .181 Gambar6.35 Fungsi Feistel (F function) dari DES . . . . .181 Gambar6.36 Simbol gerbang XNOR-2 dan tabel
kebe-narannya . . . .182 Gambar6.37 Gerbang XOR-2masukan tersusun atas buffer
inverting dan TG . . . .183 Gambar6.38 Rangkaian CMOS dengan masukan saklar
dan luaran lampu . . . .186 Gambar6.39 Rangkaian CMOS dengan masukan saklar
dan luaran lampu . . . .187 Gambar7.1 Struktur IC TTL7404dengan kemasan DIP 191 Gambar7.2 DM74LS04menyediakan6gerbang NOT . .191 Gambar7.3 IC TTL dalam kemasan PDIP dan dimensinya194 Gambar7.4 IC TTL dalam kemasan SOP dan dimensinya195 Gambar7.5 IC7404(hex inverter) . . . .196 Gambar7.6 Struktur IC7408 dan7411 untuk gerbang
AND . . . .197 Gambar7.7 Struktur IC7432dan744075untuk gerbang
OR . . . .197 Gambar7.8 Struktur IC7400,7410/7412dan7413untuk
gerbang NAND . . . .198 Gambar7.9 Gerbang NAND-3diimplementasikan
meng-gunakan NAND-2 . . . .199 Gambar7.10 Struktur IC 7402/7028, 7427 dan 744002
untuk gerbang NOR . . . .199 Gambar7.11 Fungsi NOR-3diimplementasikan dengan
NOR-2 . . . .200 Gambar7.12 Struktur IC7486dan74266untuk gerbang
XOR-2dan XNOR-2 . . . .201 Gambar7.13 Peta Karnaugh untuk f(x1,x2,x3) =∑m(1, 5, 6, 7)
. . . .202 Gambar7.14 Rangkaian logika f(x1,x2,x3) =∑m(1, 5, 6, 7)
. . . .202 Gambar7.15 Rangkaian TTL untuk f(x1,x2,x3) =x1x2+
x2x3 . . . .203 Gambar7.16 Rangkaian logika f(x1,x2,x3) =∑m(1, 5, 6, 7)
dengan NAND dan NOT . . . .204 Gambar7.17 Rangkaian logika f(x1,x2,x3) =∑m(1, 5, 6, 7)
xxx Daftar Gambar
Gambar7.18 Rangkaian TTL optimal untuk f(x1,x2,x3) = ∑m(1, 5, 6, 7) . . . .205 Gambar7.19 Level tegangan IC TTL . . . .207 Gambar7.20 Level tegangan logika dan representasinya .208 Gambar7.21 Parameter elektrik IC TTL . . . .209 Gambar7.22 Sinyal tegangan digital dengan noise . . . .210 Gambar7.23 Arussourcedansinkdalam rangkaian
AND-OR . . . .212 Gambar7.24 Waktu naik dan turun dalam gelombang
sinyal digital . . . .216 Gambar7.25 Beban kapasitif dalam rangkaian AND-OR .216 Gambar7.26 Waktu tunda propagasi di rangkaian
tran-sistor internal . . . .217 Gambar7.27 Model rangkaian untuk jalur transmisi orde
pertama . . . .218 Gambar7.28 Daya operasional IC TTL7400 . . . .219 Gambar8.1 Representasi posisional bilangan biner
(little-endian) . . . .230 Figure8.2 Konversi bilangan(205)10menjadi biner(11001101)
2233 Figure8.3 Konversi bilangan (205)10 menjadi oktal
(315)8dan heksa(CD)16. . . .234 Figure8.4 Bilangan biner tak bertanda dan bilangan
bertanda . . . .235 Figure8.5 Mencari2’s complement dari suatu bilangan
digital . . . .240 Gambar8.6 Konversi bilangan205,75ke fixed-point
bertan-da B9,6 . . . .243 Gambar8.7 Konversi bilangan125,4ke fixed-point
bertan-da B9,6 . . . .244 Gambar8.8 Format bilangan floating-point32-bit . . . .247 Gambar8.9 Representasi bilangan floating-point32-bit
B=0x3E60000 . . . .248 Gambar8.10 Representasi bilangan floating-point32-bit
B=35.625 . . . .250 Gambar8.11 Representasi bilangan floating-point
sub-normal32-bitB=0x0060000 . . . .250 Gambar8.12 Bilangan negatif A=−0.21875 dinyatakan
dengan 0xBE600000 . . . .251 Gambar8.13 Format bilangan floating-point64-bit . . . .252 Gambar8.14 Representasi bilangan floating-point64-bit
Daftar Gambar xxxi
Gambar8.15 Representasi bilangan floating-point64-bit untukB=35.625 . . . .254 Gambar8.16 Bilangan negatif A = −0.328125
dinyata-kan dengan 0x3FD5000000000000 . . . .255 Gambar8.17 Jam biner yang menampilkan kode BCD . .257 Gambar8.18 Kode ASCII untuk menyatakan karakter
7-bit (sumber: wikipedia.org) . . . .258 Gambar9.1 Operasi penjumlah1bit oleh HA . . . .265 Gambar9.2 Rangkaian HA sebagai penjumlah1bit . . .266 Gambar9.3 Operasi penjumlahan dan tabel kebenaran
fungsi keluaran FAi . . . .266 Gambar9.4 Peta Karnaugh untuk menyederhanakan
fungsisi danci+1di FA . . . .267 Gambar9.5 Rangkaian FA sebagai penjumlah1bit . . .267 Gambar9.6 Rangkaian FA yang terdekomposisi dari2
HA . . . .268 Gambar9.7 Operasi penjumlahan bilangan4 bit,X =
0101 danY=0110 . . . .269 Gambar9.8 Operasi penjumlahan bilangan2’s
comple-ment . . . .271 Gambar9.9 Operasi pengurangan bilangan2’s
comple-ment . . . .271 Gambar9.10 Rangkaian penjumlah RCA n bit . . . .273 Gambar9.11 Operasi penjumlahan bilangan tak
bertan-da4bit oleh RCA . . . .273 Gambar9.12 Rangkaian penjumlah/pengurang n bit . . .274 Gambar9.13 Rangkaian penjumlah RCA n bit dengan
deteksioverflow . . . .277 Gambar9.14 Rangkaian komparator4bit menggunakan
FA . . . .279 Gambar9.15 Jalur yang menyebabkan waktu tunda
terbe-sar di RCA . . . .281 Gambar9.16 Jalur kritis dan waktu tunda propagasi di
CLA . . . .283 Gambar9.17 Rangkaian penjumlah32 bit dengan
kon-figurasi CLA-ripple carry . . . .284 Gambar9.18 Rangkaian penjumlah32 bit dengan
kon-figurasi CLA-CLA . . . .285 Gambar9.19 Operasi penjumlahan bilangan BCD1bit . .286 Gambar9.20 Rangkaian penjumlah bilangan BCD1digit 287 Gambar9.21 Susunan pin dan diagram fungsional74HC283288 Gambar9.22 Rangkaian CLA4bit di IC74HC283. . . . .289
xxxii Daftar Gambar
Gambar9.23 Implementasi rangkaian penjumlah 4-bit dengan74HC283 . . . .290 Gambar10.1 Simbol, fungsi keluaran dan tabel
kebe-naran MUX2-ke-1 . . . .299 Gambar10.2 Rangkaian implementasi MUX2-ke-1 . . . .300 Gambar10.3 Simbol, fungsi keluaran dan tabel
kebe-naran MUX4-ke-1 . . . .300 Gambar10.4 Rangkaian AND-OR untuk MUX4-ke-1 . .301 Gambar10.5 MUX4-ke-1 tersusun atas3buah MUX2
-ke-1 . . . .302 Gambar10.6 Rangkaian MUX8-ke-1tersusun atas7buah
MUX2-ke-1 . . . .302 Gambar10.7 Analisis rangkaian MUX4-ke-1untuk f(1, 0, 0, 1, 1, 0)
dan f(0, 0, 0, 1, 1, 0) . . . .303 Gambar10.8 Crossbar 2×2 menggunakan MUX2-ke-1
dan tabel kebenarannya . . . .304 Gambar10.9 Saklar terprogram di devais terprogram
(PLD) . . . .304 Gambar10.10 Implementasi saklar terprogram
menggu-nakan transistor dan MUX . . . .305 Gambar10.11 Isi sel penyimpan di LUT-2 untuk fungsi
f = x1⊕x2 . . . .305 Gambar10.12 MUX untuk mengirimkan data paralel lewat
jalur serial . . . .306 Gambar10.13 MUX sebagai pemilih kanal analog di ADC 307 Gambar10.14 Rangkaian MUX-2untuk fungsi f(x1,x2) =
x1⊕x2 . . . .307 Gambar10.15 Tabel kebenaran dan rangkaian MUX-2dari
fungsi f(x1,x2,x3) =∑m(3, 5, 6, 7) . . . .308 Gambar10.16 Rangkaian MUX-2untuk fungsi f(x1,x2,x3) =
∑m(0, 1, 3, 4, 5) . . . .309 Gambar10.17 Rangkaian2level MUX-2untuk XOR-3 . . .310 Gambar10.18 Opsi rangkaian level MUX-MUX untuk f(x1,x2,x3) =
∑m(0, 1, 3, 4, 5) . . . .311 Gambar10.19 Rangkaian MUX-4untuk fungsi f(x1,x2,x3) =
∑m(0, 1, 3, 4, 5) . . . .311 Gambar10.20 Susunan pin dan diagram fungsional74HC157312 Gambar10.21 Rangkaian multiplekser untuk memilih
da-ta4bit . . . .313 Gambar10.22 Susunan pin dan diagram fungsional74HC158314 Gambar10.23 Susunan pin dan diagram fungsional74HC153315 Gambar10.24 Susunan pin dan diagram fungsional74HC151316
Daftar Gambar xxxiii
Gambar10.25 Simbol enkoder 2n-ke-n . . . .318 Gambar10.26 Tabel kebenaran ENC4-ke-2dan rangkaian
logika ekivalennya . . . .318 Gambar10.27 Simbol dan tabel kebenaran ENC prioritas
4-ke-2 . . . .319 Gambar10.28 Rangkaian logika ENC-PRIO4-ke-2 . . . . .320 Gambar10.29 Susunan pin dan tabel fungsi74LS148. . . .321 Gambar10.30 Rangkaian enkoder16-ke-4aktif-rendah
meng-gunakan74ls148 . . . .322 Gambar10.31 Rangkaian enkoder16-ke-4aktif-tinggi
meng-gunakan74ls148 . . . .323 Gambar10.32 Susunan pin dan tabel fungsi74LS348. . . .324 Gambar10.33 Rangkaian logika fungsional IC 74LS148
dan74LS348 . . . .324 Gambar10.34 Rangkaian enkoder64jalur dengan74LS348 325 Gambar10.35 Susunan pin dan tabel fungsi74LS147. . . .326 Gambar10.36 Rangkaian logika IC74LS147 . . . .326 Gambar10.37 Simbol dekoder n-ke-2n . . . .327 Gambar10.38 Simbol demultiplekser1-ke-2n . . . .327 Gambar10.39 Penggunaan rangkaian sebagai
dekoder/de-multiplekser . . . .328 Gambar10.40 Simbol dekoder 2-ke-4 . . . .328 Gambar10.41 Tabel kebenaran dan rangkaian logika
eki-valen DEC2-ke-4 . . . .328 Gambar10.42 Simbol DEC 2-ke-4 (active-low) . . . .329 Gambar10.43 Simbol demultiplekser1-ke-4 . . . .330 Gambar10.44 Tabel kebenaran dan rangkaian logika
eki-valen DEMUX1-ke-4 . . . .330 Gambar10.45 DEC3-ke-8tersusun atas2buah DEC2-ke-4 331 Gambar10.46 DEC4-ke-16tersusun sebagai pohon DEC
2-ke-4 . . . .332 Gambar10.47 Dekoder sebagai pemilih jalur yang akan
diaktifkan . . . .333 Gambar10.48 Aplikasi dekoder dalam pengalamatan
me-mori . . . .333 Gambar10.49 Aplikasi dekoder dalam pengalamatan
me-mori dan devais I/O . . . .334 Gambar10.50 Susunan pin dan diagram fungsional IC74139335 Gambar10.51 Rangkaian logika tiap dekoder di IC74139 .336 Gambar10.52 Susunan pin dan tabel fungsi74138 . . . . .336 Gambar10.53 Rangkaian logika IC74138 . . . .337 Gambar10.54 Susunan pin dan tabel fungsi74154 . . . . .338
xxxiv Daftar Gambar
Gambar10.55 Tampilan7-segmencommon-cathodedan common-anode . . . .339 Gambar10.56 Simbol dekoder BCD-ke-7Segmen, tabel
kebe-naran dan tampilan7-segmen (tipe CC) . . .340 Gambar10.57 Tampilan bilangan heksadesimal di
tampi-lan7-segmen . . . .341 Gambar10.58 Susunan pin dan diagram fungsional74247,
74248dan74249. . . .342 Gambar11.1 Sistem kontrol alarm yang memerlukan
ele-men memori . . . .349 Gambar11.2 Elemen memori sederhana . . . .349 Gambar11.3 Elemen memori terkontrol1bit . . . .350 Gambar11.4 Latch SR tersusun atas gerbang NOR . . . .351 Gambar11.5 Simbol latch SR, rangkaian dan tabel
karak-teristiknya . . . .352 Gambar11.6 Diagram pewaktuan latch SR dengan
kon-disirace. . . .352 Gambar11.7 Rangkaian kontrol alarm menggunakan latch
SR . . . .353 Gambar11.8 Simbol latch SR tergerbang, rangkaian dan
tabel karakteristiknya . . . .354 Gambar11.9 Diagram pewaktuan latch SR tergerbang . .355 Gambar11.10 Latch SR Tergerbang dengan NAND . . . .355 Gambar11.11 Rangkaian latch D menggunakan NAND . .356 Gambar11.12 Diagram pewaktuan latch D tergerbang . . .357 Gambar11.13 Susunan pin dan diagram fungsional IC74279358 Gambar11.14 Rangkaian logika dan tabel karakteristik IC
74279 . . . .358 Gambar11.15 Pin dan diagram fungsional IC74363/74373 359 Gambar11.16 Rangkaian logika IC74363/74373 . . . .359 Gambar11.17 D Flip-flop master-slave yang tersusun atas
2buah latch D . . . .361 Gambar11.18 Diagram pewaktuan DFFmaster-slave . . . .362 Gambar11.19 Simbol dan tabel karakteristik DFF
master-slave. . . .362 Gambar11.20 Parameter waktu di DFFmaster-slave . . . .363 Gambar11.21 DFF transisi naik menggunakan6gerbang
NAND . . . .363 Gambar11.22 Diagram pewaktuan rangkaian DFF di
Gam-bar11.21 . . . .363 Gambar11.23 Simbol dan tabel karakteristik DFF transisi
Daftar Gambar xxxv
Gambar11.24 Perbedaan perilaku latch D, DFF transisi naik dan DFF transisi turun . . . .365 Gambar11.25 Simbol DFF transisi naik dan turun dengan
PresetdanClear. . . .366 Gambar11.26 Rangkaian DFF transisi turun denganPreset
danClear . . . .367 Gambar11.27 Tabel karakteristik DFF transisi turun
de-ngan PresetdanClear . . . .367 Gambar11.28 Rangkaian DFF transisi naik denganPreset
danClear . . . .368 Gambar11.29 Tabel karakteristik DFF transisi naik
de-ngan PresetdanClear . . . .368 Gambar11.30 Rangkaian TFF yang tersusun dari DFF . . .369 Gambar11.31 Diagram pewaktuan rangkaian TFF . . . . .369 Gambar11.32 Simbol dan tabel karakteristik TFF . . . .370 Gambar11.33 Rangkaian JKFF yang tersusun atas DFF
dan dikontrol oleh masukan J dan K . . . . .370 Gambar11.34 Simbol dan tabel karakteristik JKFF . . . . .371 Gambar11.35 Diagram pewaktuan rangkaian JKFF . . . .371 Gambar11.36 Susunan pin dan diagram fungsional IC7474372 Gambar11.37 Rangkaian logika dan tabel fungsional IC
7474. . . .373 Gambar11.38 Susunan pin dan diagram fungsional IC74574373 Gambar11.39 Diagram fungsional register4bit yang
ter-susun atas4buah DFF . . . .374 Gambar11.40 Diagram fungsional register geser kiri4bit .375 Gambar11.41 Register geser kanan4 bit dengan kontrol
load paralelShi f t/Load . . . .376 Gambar11.42 Susunan pin dan diagram fungsional IC74164377 Gambar11.43 Rangkaian logika fungsional IC74164 . . . .378 Gambar11.44 Susunan pin dan diagram fungsional IC74165378 Gambar11.45 Contoh diagram pewaktuan dari perilaku
IC74165 . . . .379 Gambar11.46 Susunan pin dan diagram fungsional IC74299380 Gambar11.47 Susunan pin dan diagram fungsional IC74374381 Gambar11.48 Rangkaian logika fungsional IC74374 . . . .382 Gambar11.49 Pencacah asinkron naik3bit dengan TFF . .383 Gambar11.50 Diagram pewaktuan pencacah asinkron3bit384 Gambar11.51 Pencacah turun asinkron3bit dengan TFF .384 Gambar11.52 Diagram pewaktuan pencacah asinkron3bit385 Gambar11.53 Karakteristik pencacah sinkron naik4bit . .386 Gambar11.54 Pencacah sinkron4bit dengan TFF . . . . .387
xxxvi Daftar Gambar
Gambar11.55 Diagram pewaktuan pencacah sinkron4bit 388 Gambar11.56 Pencacah sinkron naik4bit denganEnable
danClear . . . .388 Gambar11.57 Pencacah sinkron4bit dengan DFF . . . . .391 Gambar11.58 Pencacah sinkron4bit denganloadparalel .392 Gambar11.59 Susunan pin dan diagram fungsional IC74393392 Gambar11.60 Rangkaian logika fungsional IC74393 . . . .393 Gambar11.61 Susunan pin dan diagram fungsional IC74193394 Gambar11.62 Rangkaian logika fungsional IC74193 . . . .394 Gambar11.63 Diagram pewaktuan dari perilaku IC74193 395 Gambar11.64 Pencacah8bit dalam rangkaian kaskade2
IC74193 . . . .395 Gambar12.1 Mesin Moore dan mesin Mealy . . . .403 Gambar12.2 Keadaan awal Asaat reset dan nilai
kelu-arannya . . . .406 Gambar12.3 Masukanw=1 menyebabkan transisi
kea-daan ke B . . . .406 Gambar12.4 Masukanw=1 saatBmenyebabkan
tran-sisi keadaan keC . . . .406 Gambar12.5 Diagram keadaan lengkap deteksi urutan
masukan 1→1 . . . .407 Gambar12.6 Penyederhanaan fungsiY2Y1danzdari tabel
keadaan bernilai . . . .410 Gambar12.7 Implementasi rangkaian deteksi urutan 1→
1 menggunakan DFF . . . .411 Gambar12.8 Diagram pewaktuan dari rangkaian
Gam-bar12.7. . . .411 Gambar12.9 Diagram keadaan pencacah2bit . . . .412 Gambar12.10 K-map untuk fungsinext_state Y2Y1 dan
ke-luaranZ1Z0 . . . .413 Gambar12.11 Rangkaian pencacah2bit menggunakan DFF414 Gambar12.12 K-map untuk fungsi T2, T1 serta keluaran
Z1 danZ0 . . . .416 Gambar12.13 Rangkaian pencacah2bit menggunakan TFF417 Gambar12.14 K-map untuk fungsi J1,K1 dan keluaranZ0 .419 Gambar12.15 K-map untuk fungsi J2,K2 dan keluaranZ1 .419 Gambar12.16 Rangkaian pencacah2bit menggunakan JKFF420 Gambar12.17 FSM dan tabel keadaan bernilai deteksi
urutan 1→1 . . . .421 Gambar12.18 K-map untuk fungsinext_state Y2Y1 dan
Daftar Gambar xxxvii
Gambar12.19 Rangkaian lebih sederhana untuk detektor urutan 1→1 menggunakan DFF . . . .422 Gambar12.20 Pemberian nilai keadaan yang berdekatan .423 Gambar12.21 Diagram FSM untuk mendeteksi urutan
1→0→1 . . . .424 Gambar12.22 Pemetaan keadaan ke nilainya yang saling
berdekatan . . . .424 Gambar12.23 K-map fungsi next_state dan keluaran
rang-kaian deteksi urutan 1→0→1 . . . .425 Gambar12.24 Mesin FSM Mealy . . . .427 Gambar12.25 Mesin FSM Mealy untuk deteksi urutan
1→1 . . . .427 Gambar12.26 Rangkaian FSM Mealy untuk deteksi
urut-an1→1 . . . .428 Gambar B.1 Resistor pull-up untuk memberikan arus
sourceke keluaran . . . .441 Gambar B.2 Masukanschmitt triggernon-inverting dan
inverting . . . .442 Gambar B.3 Keluaran totem-pole/push-pull . . . .442 Gambar B.4 Keluaranopen collectordanopen drain . . . .443 Gambar B.5 Keluaran tiga keadaan . . . .444
