RENCANA PEMBELAJARAN SEMESTER
Program Studi: Teknik Elektro Fakultas: Teknik
Mata Kuliah: Perancangan Berbasis FPGA Kode: EL21500 SKS: 3 Sem: 5
Prasyarat Sistem Digital, Perancangan Sistem Digital
Dosen Pengampu: Munawar A Riyadi, PhD
Capaian Pembelajaran
Mata Kuliah: Mampu merancang (C5) suatu system digital dengan kompleksitas medium menggunakan FPGA
Deskripsi singkat Mata Kuliah: Mata kuliah ini merupakan mata kuliah lanjutan rangkaian elektronika digital. Pada kuliah ini diajarkan tentang teknik perancangan, evaluasi dan analisis system digital berbasis FPGA, baik untuk rangkaian kombinasional maupun sekuensial. Mahasiswa diajari tentang teknik dasar pemrograman VHDL, simulasi dan synthesis menggunakan board FPGA beserta komponen I/O terkait, dan digali kreativitasnya untuk menyelesaikan tugas perancangan dengan kompleksitas medium.
1 2 3 4 5 6 7
Minggu
ke Kemampuan Akhir tiap
tahapan pembelajaran Bahan Kajian/
Pokok Bahasan Metode
Pembelajaran Waktu Pengalaman Belajar Mahasiswa
Penilaian Kriteria &
Indikator Bobot (%) 1 Mahasiswa mampu
memahami (C2) konsep sistem FPGA
Review sistem
digital dan FPGA - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok mengenali sistem
FPGA
• Ketepatan menjelaskan sistem FPGA
• Keaktifan
mahasiswa dalam diskusi
5%
2 Mahasiswa mampu menggunakan (C3) teknik
Teknik dasar
pemrograman - Ceramah
- Small Group TM: 3 x 50”
BT + BM = Diskusi kelompok
menggunakan • Ketepatan menggunakan
5%
dasar pemrograman VHDL VHDL Discussion [(3 x 50”) +
(3 x 60”)] Teknik dasar VHDL deklarasi di VHDL
• Keaktifan
mahasiswa dalam diskusi
3
Mahasiswa mampu menerapkan (C3) Pemrograman VHDL:
process dan sensitivity list
Pemrograman VHDL: process dan
sensitivity list
- Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok memprogram
VHDL menggunakan
process
• Ketepatan memprogram dengan process
• Keaktifan
mahasiswa dalam diskusi
5%
4
Mahasiswa mampu menerapkan (C3) Pemrograman VHDL:
component
Pemrograman
VHDL: component - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok menggunakan
component
• Ketepatan penggunaan component
• Keaktifan
mahasiswa dalam diskusi
5%
5
Mahasiswa mampu menganalisis (C4) program VHDL dengan time diagram
Analisis time
diagram - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok menganalisis time
diagram
• Ketepatan analisis time diagram
• Keaktifan
mahasiswa dalam diskusi
5%
6
Mahasiswa mampu mengaplikasikan (C4) Sintesis VHDL pada board FPGA
Sintesis VHDL
pada board FPGA - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok sintesis VHDL pada board FPGA
• Ketepatan hasil sintesis
• Keaktifan
mahasiswa dalam diskusi
5%
7
Mahasiswa mampu mengaplikasikan (c4) teknik pemograman VHDL pada suatu projek
Projek/Tugas perancangan pemrograman
VHDL
- Ceramah - Project based
learning
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Melakukan Projek pemrograman
untuk tugas tertentu
• Ketepatan hasil pemrograman terhadap tujuan tugas
10%
sederhana • Keaktifan
mahasiswa dalam diskusi
8 UTS 100” 10%
9
Mahasiswa mampu mengaplikasikan (C4) akses port I/O pada FPGA
Port I/O pada
FPGA - Ceramah
- Small Group Discussion - Discovery
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok mengaplikasikan
port I/O
• Ketepatan aliran sinyal pada port I/O
• Keaktifan
mahasiswa dalam diskusi
5%
10
Mahasiswa mampu membuat (C4) clock scaling
Clock scaling - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok membuat clock
scaling
• Ketepatan rancangan clock scaling
• Keaktifan
mahasiswa dalam diskusi
5%
11
Mahasiswa mampu mengaplikasikan (c4) teknik akses LED dan seven-segment
Teknik akses LED dan seven-
segment
- Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok akses LED dan seven-segment
• Ketepatan keluaran LED dan seven segment
• Keaktifan
mahasiswa dalam diskusi
5%
12
Mahasiswa mampu mengaplikasikan (c4) teknik mengakses display VGA
Teknik mengakses
display VGA - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok
akses display VGA • Ketepatan output display pada VGA
• Keaktifan
mahasiswa dalam diskusi
5%
13
Mahasiswa mampu menganalisis (C4) penambahan I/O dan memori
Penambahan I/O
dan memori - Ceramah - Small Group
Discussion
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok Penambahan I/O
dan memori
• Ketepatan Teknik penambahan I/O dan memori
• Keaktifan
5%
mahasiswa dalam diskusi
14
Mahasiswa mampu merancang (C5) sistem dengan kompleksitas medium
Perancangan kompleksitas
medium
- Ceramah - Small Group
Discussion - Problem based
learning
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Projek perancangan FPGA dengan kompleksitas
medium
• Ketepatan desain fungsional dengan FPGA
• Keaktifan
mahasiswa dalam diskusi
5%
15
Mahasiswa mampu mengevaluasi (C5) sistem digital untuk aplikasi khusus
Evaluasi Perancangan system digital
- Ceramah - Small Group
Discussion - Problem based
learning
TM: 3 x 50”
BT + BM = [(3 x 50”) +
(3 x 60”)]
Diskusi kelompok merancang system FPGA
• Ketepatan fungsional perancangan
• Keaktifan
mahasiswa dalam diskusi
5%
16 UAS 100” 15%
8. Daftar Referensi: • J.F. Wakerly, Digital Design – Principles and Practices, 3rd ed., Prentice Hall, 2000
• P.J. Ashenden, Digital Design (VHDL) – An Embedded Systems Approach Using VHDL, Morgan Kaufmann, 2007
