BAB I
Rangkaian Sekuensial (1)
Deskripsi
Pada bab ini akan dibahas tentang karakteristik rangkaian sekuensial dan, tabel
karakteristik, dan tabel eksitasinya.
Manfaat
Memberikan kompetensi karakteristik rangkaian sekuensial dan jenis-jenisnya
Relevansi
Pengetahuan tentang Karakteristik dan Konsep kerja Flip-flop, tabel karakteristik
dan tabel eksitasi dari flip-flop dapat membantu dalam perancangan rangkaian
sekuensial berdasarkan karakteristik dari elemen penyusunnya.
Learning Outcome
Dapat menjelaskan:
(1) Karakteristik dasar dari rangkaian sekuensial
(2) Memahami konsep kerja flip-flop
Materi
I. Karakteristik Dasar Rangkaian Sekuensial
Rangkaian sekuensial adalah rangkaian yang outputnya tidak hanya
bergantung pada input saat itu tetapi juga bergantung dengan input dan output
sebelumnya. Contoh dalam kehidupan sehari-hari adalah tombol up atau down
pengganti channel televisi. Channel berikutnya tergantung pada input tombol
up atau down saat ini dan posisi channel sebelumnya.Blok diagram rangkaian
sekuensial disajikan pada gambar 1.1.
A. Karakteristik dasar rangkaian sekuensial
1. Siklus umpan balik
output yang dihasilkan pada waktu ti diumpan balikkan sehingga menjadi
input internal saat itu juga, bersama-sama dengan input dari luar. Hasil
dari proses logika akan dikeluarkan sebagai output yang akan datang.
2. Penundaan waktu keluar data.
Adanya penundaan waktu keluar tersebut dimanfaatkan oleh disainer
untuk menjadikan rangkaian sekuensial sebagai rangkaian pengingat atau
penyimpan data.
3. State (Keadaaan)
Rangkaian yang mempunyai keluaran yang tidak hanya bergantung pada
masukan sekarang melainkan juga pada masukan yang sebelumnya (lalu).
Pada rangkaian sekuensial terdapat 3 keadaan yakni Present Input, Present
Output, dan Next Output.
4. Rangkaian Penyusun
Rangkaian penyusun pada rangkaian sekuensial, minimal terdiri dari satu
elemen memori.
II.
Latch dan Flip-Flop,
Latch dan flip-flop merupakan dasar untuk membuat blok sirkuit sekuensial. Latch merupakan rangkaian sekuensial pengunci. karakteristik dari latch adalah:
a. flip-flop penyimpan (single - bit storage)
b. perubahan output terjadi kapanpun tergantung dari perubahan input. c. lebar pulsa yang minimum
d. cepat dan murah (hanya terdiri dari transistor kecil
e. sering digunakan untuk mendesign mikroprosesor berkecepatan tinggi
a. S-R Latch (Set - Reset Latch)
Set-Reset Latch adalah latch yang paling sederhana, memiliki 2 input yaitu S dan R, 2 output Q dan QN, dimana QN adalah complement dari Q. QN sering diberi label 𝑄 atau Q_L. Blok diagram latch terlihat pada gambar 1.2. sedangkan untuk tabel kebenaran dapat dilihat pada tabel 1.1.
Gambar 1.2.a S-R Latch
tabel eksitasi dari S-R latch memperlihatkan bahwa pada kondisi S = 1 dan R = 1, nilai output Q dan Q' sama sehingga keadaan ini dinamakan keadaan terlarang (illegal).
Tabel 1.1. Tabel Eksitasi S-R Latch
S R Q Q' Sifat
0 0 Last Q Last Q' Ditahan
0 1 0 1 Reset
1 0 1 0 Set
1 1 0 0 Illegal
Rangkaian SR Latch dapat menggunakan gerbang NOR dapat dilihat pada gambar 1.2
Gambar 1.2.b Rangkaian SR Latch dengan NOR
Functional behavior dari S-R latch untuk tipikal sequence input dapat dicermati pada gambar 1.3. Tanda panah berwarna pada bagian kanan menunjukkan transisi input menyebabkan adanya perubahan transisi output.
Gambar 1.3. Functional Behavior dari S – R Latch secara simultan
Timing parameter untuk S-R Latch terlihat pada gambar 1.4. Dari diagram tersebut terlihat adanya propagation delay yakni waktu yang dibutuhkan untuk transisi dari sinyal input untuk menghasilkan transisi sinyal output. Setiap latch atau flip-flop memiliki spesifikasi propagation delay yang berbeda-beda, setiap pasang sinyal input dan output. Propagation delay mungkin akan berbeda tergantung pada output apakah berubah dari LOW ke HIGH atau HIGH ke LOW. Pada S-R Latch, transisi dari LOW ke HIGH pada S dapat menyebabkan perubahan dari LOW ke HIGH pada output Q, sehingga propagation delay tpLH(SQ) terjadi sebagaimana bagian 1. Sebagaimana perubahan dari
LOW ke HIGH pada input R dapat menyebabkan perubahan dari HIGH ke LOW pada output Q, dengan propagation delay tpHL(RQ) sebagaimana pada transisi bagian 2. Transisi
yang terjadi pada QN, akan terjadi propagation delay pada tpHL(SQN) dan t pLH(RQN).
Gambar 1.4. Timing Parameter dari S-R latch dengan enable
b. D - Latch
Data latch adalah rangkaian sekuensial yang berfungsi untuk meneruskan atau menyimpan bit informasi sesuai dengan nilai input yang dimasukkan. Rangkaian D latch, menggunakan rangkaian S-R Latch dengan menggabungkan dan menambahkan gerbang NOT pada input D, terlihat pada gambar 1.5. Gambar 1.6 memperlihatkan blok rangkaian D latch. Tabel kebenaran D latch, terlihat pada tabel 1.2.
Input control dari D latch diberi label C, terkadang disebut sebagai ENABLE, CLK, atau G, clock ini bekerja secara aktif low, pada beberapa desain D latch selalu membutuhkan lebar pulsa yang besarnya minimum. Sebagai contoh D latch functional behavior terlihat pada gambar 5.10. Ketika input enable C dimasukkan, output Q yang ditampilkan sesuai dengan input d yang dimasukkan. Pada keadaan ini dikatakan latch dalam kondisi terbuka dan pembentukkan D input ke output Q adalah transparan: rangkaian ini sering disebut sebagai transparan latch. Ketika C diberikan logika sebaliknya maka latch akan tertutup. Dan output Q berada pada nilai terakhir dan tidak akan berubah walaupun nilai D berubah.
Gambar 1.5. Rangkaian D Latch
Gambar 1.6. Blok Rangkaian DFF
Tabel 1.2. Tabel Kebenaran D Latch
C D Q Q'
1 0 0 1
1 1 1 0
0 X Last Q Last Q’
Timing behavior dari D latch terlihat pada gambar 1.7 Terdapat 4 parameter delay yang berbeda, yang ditunjukkan oleh sinyal propaganda dari C atau input D ke output Q. Sebagai contoh, pada transisi ke 1 dan 4, latch secara initial tertutup dan input D adalah kebalikan dari output Q, sehingga saat C adalah 1, latch dalam keadaan terbuka, dan output Q berubah setelah waktu tunggu tpLH(CQ) dan tpHL(CQ) . Pada transisi ke 2
dan 3 input C terlah bernilai 1 dan latch dalam keadaan terbuka, sehingga nilai Q secara transparent mengikuti tabel transisi dari D latch dengan nilai delay tpLH(DQ) dan tpHL(DQ) . Empat parameter lainnya menkhususkan waktu tunda untuk output QN dan tidak diperlihatkan. Jendela timing dimulai pada tsetup sebelum falling edge dari C, tsetup disebut sebagai setup time. Jendela timing berakhir pada waktu akhir thold setelahnya, thold disebut sebagai hold time (waktu tunda). Jika D berubah selama setup dan hold time window, output dari latch tidak dapat diprediksi dan mungkin akan menjadi metastabel seperti terlihat pada gambar 1.7.
Gambar 1.7. Timing parameter dari D latch
Flip-flop adalah penyusun dasar dari suatu rangkaian sekuensial, flip-flop banyak digunakan dalam memori karena berfungsi sebagai penyimpan data dan informasi dalam bentuk satu bit (single-bit storage). Karakteristik dari flip-flop sebagai berikut:
a. Keadaan output berubah hanya saat terjadi perubahan sinyak clock atau pemicu. b. Menggunakan waktu tunggu / set up hold time sebelum dan sesudah pulsa clock untuk mencegah metastability.
c. Pulsa clock mencegah desain proses.
Macam-macam flip-flop sebagai berikut : a. D Edge Triggered Flip-Flop
b. Scan Flip - Flop c. Set-Reset Flip-Flop d. Master-Slave Flip-Flop e. Data Flip-Flop f. JK Flip Flop g. JK Master-Slave Flip-flop h. Edge-triggered J-K Flip-Flop i. Togle Flip-Flop
D Edge Triggered Flip-Flop
Positive Edge Triggered D Flip-Flop mengkombinasikan pasangan D latch, ouput terjadi hanya pada saat edge clock rising. Flip-flop pertama disebut sebagai master, yang terbuka dan mengikuti input saat clock = 0. Ketika Clock = 1, master D Flip-flop tertutup dan output ditransfer ke second flip-flop yang disebut slave. Flip-flop slave terbuka seluruhnya saat clock = 1, tetapi perubahan terjadi hanya diawal interval, karena master tertutup dan tidak berubah selama masa rehat dari interval. Block Diagram dan rangkaian D edge Possitive triggered terlihat pada gambar 1.8 (a) dan (b). Sedangkan untuk tabel kebenaran Positive Edge Triggered D Flip-Flop terlihat pada tabel 1.3.
(a) (b)
Gambar 1.8. (a) Blok D Flip-Flop, (b) Rangkaian Positive Edge Triggered D Flip-Flop
Tabel 1.3. Tabel Kebenaran Positive Edge Triggered D Flip-Flop
D CLK Q Q'
0 Edge rising 0 1
1 Edge rising 1 0
X 0 Last Q Last Q’
X 1 Last Q Last Q’
Adanya segitiga pada input clock mengindikasikan sifat dari edge-triggered yang disebut sebagai dynamic input indicator. Timing diagram terlihat pada gambar 1.8.
Sinyal QM adalah output dari master latch, QM berubah pada saat CLK = 0. Ketika CLK berubah menjadi 1, nilai QM saat ini ditransfer ke Q dan QM tercegah dari perubahan hingga CLK berubah menjadi 0 kembali. Gambar 1.10 menunjukkan functional behavior dari D Flip-Flop, seluruh propaganda delay diukur dari rising edge clock, sehingga hanya saat itulah terjadi perubahan output. Perubahan waktu tunda bias digambarkan dari perubahan LOW ke HIGH atau HIGH ke LOW.
Gambar 1.10.Functional Behavior Timing Diagram Positive Edge Triggered D Flip-Flop Negative Edge Triggered D Flip-Flop menginversi input clock, sehingga seluruh perubahan terjadi pada falling edge CLK_L, dan edge trigger bias dianggap sebagai active low. Block Diagram dan rangkaian D edge Possitive triggered terlihat pada gambar 1.11 (a) dan (b). Sedangkan untuk tabel kebenaran Negative Edge Triggered D Flip-Flop terlihat pada tabel 1.4.
(a) (b)
Gambar 1.11. (a) Blok D Flip-Flop, (b) Rangkaian Negative Edge Triggered D Flip-Flop
Tabel 1.4. Tabel Kebenaran Positive Edge Triggered D Flip-Flop
D CLK Q Q'
0 Edge Falling 0 1
1 Edge Falling 1 0
X 0 Last Q Last Q’
Beberapa D flop memiliki input asinkron yang digunakan untuk membuat flip-flop bekerja pada keadaaan yang independent untuk CLK dan input D. Input ini secara tipenya diberi label PR (Preset) dan CLR (Clear), yang kerjanya untuk set dan reset input pada S R latch. Block Diagram dan rangkaian D edge Possitive triggered dengan preset dan clear terlihat pada gambar 1.12 (a) dan (b).
(a)
( b )
Gambar 1.12. (a) Blok Edge-Triggered D Flip-flop dengan preset dan clear ,(b) Rangkaian Edge-Triggered D Flip-flop dengan preset dan clear
Edge-Triggered D Flip-flop with Enable
Pada edge triggered D flip-flop dengan enable, dilengkapi dengan preset dan clear. Ketika Preset diberi logika 0 maka output akan menjadi 1, sedangkan bila clear diset 0 maka output Q akan ikut menjadi 0 juga. Jika EN aktif maka external D input dipilih, dan jika EN tidak aktif, maka output flip-flop adalah current output.
Tabel kebenaran fungsi dari positive edge triggered D flip-flop dengan enable disajikan dalam tabel 1.5.
Tabel 1.5. Tabel Kebenaran Positive Edge Triggered D Flip-Flop D EN CLK Q Q' 0 1 0 1 1 1 1 0 X 0 Last Q Last Q’ X X 0 Last Q Last Q’ X X 1 Last Q Last Q’
Dari sifat dan fungsi pada tabel 1.5 dihasilkan rangkaian dan blok diagram flip-flop yang disajikan pada Gambar 1.13 (a) dan (b).
(a) (b)
Gambar 1.13. (a) rangkaian dan (b) Blok Edge-Triggered D Flip-flop dengan enable
Set-Reset Flip-Flop
Set-Reset Flip-Flop merupakan bentuk flip-flop yang paling sederhana. SRFF adalah bentuk dasar dari kebanyakan flip-flop yang ada sekarang. Gambar 1.14 (a) dan (b) adalah gambar rangkaian SRFF dengan clock manual dan blok rangkaian SRFF.
(a) (b) Gambar 1.14. (a) Blok SRFF (b) Rangkaian SRFF
Tabel kebenaran SRFF, terlihat pada tabel 1.6. Dengan Qt adalah keadaan awal sebelum terjadi clock dan Qt+1 adalah keadaan akhir setelah terjadi clock. Ketika S = 0 dan R = 0, bila Q mula-mula adalah 0 maka ketika clock masuk, output yang dihasilkan Q setelah clock adalah 0. Begitu juga bila kita memasukkan input 1 pada Q, akan dikeluarkan sinyal 1, setelah dilakukan clock. Begitu seterusnya, untuk S = 1 dan R = 1 dilarang karena akan menghasilkan keadaan yang sama pada Q dan Q’. Padahal seharusnya keduanya saling berkebalikan.
Tabel 1.6. Tabel Kebenaran SRFF
Input Output S R Qt Qt+1 Q Q’ Q Q’ 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 1 1
Bila tabel diatas disederhanakan dalam tabel 1.7., maka akan terjadi :
Tabel 1.7. Tabel Eksitasi SRFF
S R Qt+1 Keterangan
0 0 Qt Tidak ada perubahan
0 1 0 Reset
1 0 1 Set
Master Slave S-R Flip-Flop
Pada master slave SR Flip-flop, output tidak hanya tergantung pada nilai input pada clock falling edge, tetapi selama terjadi interval dimana C = 1 pada saat falling edge. Masuknya pulsa S saat terjadi interval maka akan mengaktifkan flip-flop master, dan saat pulsa R dimasukkan dapat meresetnya. Gambar 1.15. (a) Blok Master Slave S-R FF (b) Rangkaian Master Slave S-R FF.
(a) (b)
Gambar 1.15. (a) Blok Master Slave S-R FF (b) Rangkaian Master Slave S-R FF Tabel Kebenaran Master / Slave SRFF terlihat pada tabel 1.8.
Tabel 1.8. Tabel Kebenaran SRFF Master Slave
S R C Q QN X X 0 Last Q Last QN 0 0 Last Q Last QN 0 1 0 1 1 0 0 1 1 1 Undef Undef
Timing diagram SRFF master Slave terlihat pada Gambar 1.16. Pulsa pendek pada S pada selama interval terjadi dapat mengaktifkan master latch. Pulsa R dapat menon-aktifkanya. Nilai ditransfer ke output flip-flop pada saat clocknya falling edge tergantung apakah master latch dalam keadaan aktif terakhir atau dihapuskan ketika clock sama dengan 1.
Gambar 1.16. Timing Diagram SRFF master Salve
Pada gambar 1.14 (a), blok diagram SR master slave flip-flop tidak menggunakan dynamic input indicator, karena flip-flop tidak benar-benar diaktifkan pada edge triggered. Hal ini hanya seperti latch yang diikuti dengan input selama terjadi interval clock = 1 tetapi perubahan pada output merefleksikan nilai akhir dari latch hanya ketika clock bernilai 0. Pada blok diagram, postponed – output indicator mengindikasikan bahwa output sinyal tidak berubah hingga input enable, pada input C dinegasikan.
Operasi master/slave S-R Flip-Flop tidak dapat diprediksi, jika kedua input S dan R dimasukkan pada Clock yang falling edge. Sebelum terjadi falling edge, kedua output Q dan QN master latch bernilai 1. Ketika Clock bernilai 0, output master latch berubah tidak dapat diprediksi dan sifatnya menjadi metastabel. Pada waktu yang sama, latch slave terbuka dan meneruskan hasilnya ke output flip-flop.
Data Flip-Flop
DFF adalah flip-flop yang merupakan pengembangan dari SRFF. Rangkaian ini dibuat untuk membuat suatu output yang sama dengan input yang telah dimasukkan. Blok Diagram dan rangkaian terlihat pada Gambar 1.17. (a) Blok DFF (b) Rangkaian DFF. Pada D Flip-flop, output akan dihasilkan dari clock Falling Edge.
(a) (b) Gambar 1.17. (a) Blok DFF (b) Rangkaian DFF
Dengan menambahkan sebuah gerbang NAND pada input SRFF, maka kita akan mendapatkan DFF. Bagian depan dari rangkaian adalah SRFF. Ketika input D = 0 maka kondisi output gerbang 1 dan 3 akan saling berkebalikan. Bila keadaan Q awal adalah 0 maka output Q akhir akan menjadi sama dengan keadaan mula-mula. Hal ini juga berlaku untuk input D = 1, yang juga akan menghasilkan output Q sesuai dengan output pada keadaan awal. Tabel Kebenaran DFF terlihat pada tabel 1.9.
Tabel 1.9. Tabel kebenaran DFF
Input Output Dn Awal Akhir Q Q’ Q Q’ 0 0 1 1 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 0 JK Flip-Flop
JKFF dibuat untuk mengatasi kelemahan SRFF, yaitu daerah S=R=1. Hal ini dilakukan dengna cara mengumpan balik Q’ ke gerbang 1 dan output Q ke gerbang 3. Jika input J = K = 0, dan keadaan awal Q adalah 0, maka dengan rangkaian JK ini akan dihasilkan nilai 0. Ini berarti untuk keadaan J=K=0, dihasilkan output yang berkebalikan dengan harga awal.
Untuk input J = 0 dan K = 1, didapat apapun keadaan awal Qnya, ternyata menghasilkan keadaan akhir Q = 1. Tetapi bila input J = 1, K= 0 malah menghasilkan output yang bernilai 1 semua, tidak peduli nilai awal Qnya. Sedangkan untuk input J=K=1, didapat hasil yang berkebalikan dengan kkeadaan awal. Misal bila Q adalah 0, maka keadaan akhir adalah 1. Begitu pula sebaliknya, Gambar 1.18. (a) Blok JKFF (b) Rangkaian JKFF.
(a) (b) Gambar 1.18. (a) Blok JKFF (b) Rangkaian JKFF Tabel Kebenaran dari JK Flip-flop terlihat dari tabel 1.10.
Tabel 1.10. Tabel Kebenran JKFF
Input Output J K Qt Qt+1 Q Q’ Q Q’ 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 1 1 0 0 0 1 1 0 1 1 0 0 1 1 1 1 0 1 1 0 1 0 0 1 Tabel eksitasi dari flip-flop JKFF terlihat pada tabel 1.11.
Tabel 1.11. Tabel Eksitasi JKFF
J K Qt+1 Keterangan
0 0 Qt Tidak ada perubahan
0 1 0 Reset
1 0 1 Set
1 1 Not Qt berkebalikan
JK master Slave Flip-Flop (JKMS)
Pada rangkaian yang sesungguhnya tiap-tiap flip-flop selain dilengkapi dengan terminal input, output dan clock, juga dilengkapi dengan terminal preset (Pr) dan terminal clear (Cr), atau kadang-kadang disebut reset. Jika Pr diberi pulsa 0, maka output menjadi 1. Sedangkan bila Clear diset 0 maka output Q akan ikut menjadi 0 pula. Tabel 1.12 merupakan tabel hubungan antara preset (Pr), clear (Cr) dan clock (Ck) dengan output (Q).
Pr Cr Ck Q
0 0 1 0
0 1 0 1
1 1 1 X
Tanda X diatas berarti keadaan ini mengikuti tabel kebenaran, tabel kebenaran untuk JKMS sama dengan tabel kebenaran JKFF. Perbedaannya hanya pada saat kapan output Q berubah. Pada JKMS, Q berubah pada saat pulsa clock berubah dari 1 ke 0, atau pada saat trailing edge (pada saat pulsa turun). Rangkaian JKMS menggunakan gerbang NAND terlihat pada gambar 1.19. Blok diagram dan rangkaian JKFF master slave (menggunakan SRFF) terlihat pada gambar 1.20 (a) dan (b). Timing diagram JKMS terlihat pada gambar 5.28. Perubahan berkebalikan saat S=R=1 diperbaiki pada JKMS, dengan gate propagation delay complicate timing. Tabel Kebenaran JKMS terlihat pada tabel 1.13.
Gambar 1.19. Rangkaian JKMS menggunakan gerbang NAND
(b)
gambar 1.20 (a) Blok Diagram JKMS dan (b). Rangkaian JKMS menggunakan SRFF Tabel 1.13. Tabel Kebenaran JKMS
J K C Q Q’ X X 0 Last Q Last Q’ 0 0 Last Q Last Q’ 0 1 0 1 1 0 1 0 1 1 Last Q’ Last Q
Gambar 1.21 menunjukkan diagram functional behavior dari J-K master slave flip-flop untuk beberapa set input. Input J dan K tidak dimasukkan pada akhir dari pulsa trigger agar output flip-flop dapat berubah kapan pun waktunya. Kemungkinan yang dapat terjadi pada output flip-flop berubah ke nilai 1 walaupun K dan not J dimasukkan pada akhir dari pulsa yang ditrigger. Sifat ini dinamakan 1s catching, hal ini terlihat pada timing diagram dibagian kedua hingga terakhir pulsa trigger
Gambar 1.21. Timing diagram Flip-flop JKMS
Sifat analog dari JKMS diketahui sebagai 0 catching diilustrasikan pada pulsa terakhir dari timing diagram. Karena pada sifat ini, input J dan K dari J-K master/slave flip-flop harus dilakukan secara pasti selama interval Clock = 1.
J-K Edge Triggered Flip-flop menggunakan edge triggered D flip-flop secara internal memiliki input dan rising edge sebagai clock, dan menghasilkan next output sesuai dengan persamaan karakteristik Q = J.Q’ + K’.Q. Blok diagram dan rangkaian JKFF master slave (menggunakan SRFF) terlihat pada gambar 1.21 (a) dan (b) adalah blok diagram dan rangkaian Edge Triggered J-K Flip-Flop. Sedangkan untuk tabel kebenaran Edge Triggered J-K Flip-Flop terlihat pada tabel 1.13. Sedangkan untuk timing diagram functional behavior dari positive edge triggered J-K Flip-Flop terlihat pada gambar 1.22.
(a) (b)
Gambar 1.22. (a) Blok diagram (b) rangkaian Edge Triggered J-K Flip-Flop Tabel 1.14. Tabel kebenaran Edge Triggered J-K Flip-Flop
J K C Q Q’ X X 0 Last Q Last Q’ X X 1 Last Q Last Q’ 0 0 Last Q Last Q’ 0 1 0 1 1 0 1 0 1 1 Last Q’ Last Q
Seperti input D pada edge triggered D flip-flop, input J dan K pada JK Flip-flop bertemu pada spesifikasi set-up dan hold time, yang merespon pada clock edge trigger untuk operasi yang sesuai.
Gambar 1.23. Timing diagram Flip-flop Edge Triggered J-K Flip-Flop
T (Toggle) Flip-flop
TFF merupakan pengembangan dari JKFF. Dengan menghubungan input J dan K menjadi satu maka akan didapat TFF. Pada banyak aplikasi T Flip-Flop, flip-flop akan berubah seiring dengan adanya perubahan clock. Perubahan keadaan T Flip-flop terjadi hanya jika sinyal enable EN diaktifkan. Berbagai desain TFF tersaji pada Gambar 1.24 (a),(b),(c) dan (d). Blok diagram TFF dengan enable Gambar 1.25 rangkaian TFF. Tabel kebenaran TFF terlihat pada tabel 1.15.
(a) (b)
(b) (d)
Gambar 1.24. (a) TFF dengan DFF (b) TFF dengan JKFF (Q(t+1) = Q’(t) ) (c) TFF dengan XOR (d) TFF dengan JKFF (Q(t+1) = T Q(t)’ + T’ Q(t))
Gambar 1.25. Rangkaian TFF
Pada rangkaian T Flip-Flop yang dilengkapi dengan enable, keadaan flip-flop berubah pada edge triggerdari clock hanya jika sinyal EN dimasukkan. Input Enable, harus dispesifikasikan dengan setup dan hold time, yang merespons pada triggering clock edge. Functional behavior dari TFF terlihat pada gambar 1.25.
Gambar 1.26. Functional Behavior dari TFF Tabel 1.15. Tabel Kebenaran TFF
Input Output T Awal Akhir Q Q’ Q Q’ 0 0 1 0 0 0 1 0 1 0 1 0 1 1 0 1 1 0 0 1
Pada saat tombol preset bernilai 0 dan clearnya mengikuti nilai output saat ini maka next outputnya tidak berubah, sedangkan saat Preset bernilai 1 sedangkan clearnya adalah kebalikan dari output saat ini, maka nilai output nextnya sesuai dengan tabel kebenaran TFF yaitu berkebalikan dengan keadaan sebelumnya. Tabel 1.15 dapat diringkas menjadi tabel 1.16
Pr Cr Qt+1 0 Qt Tidak berubah 1 Not Qt berkebalikan
