Volume 10 No : 1 ISSN Nomor : 1412-9434 2011
J U R N A L I L M I A H
KOMPUTASI
Komputer & Sistem Informasi
1-6
Aplikasi Ticketing Helpdesk Kantor Dengan PHP dan MySql Moh. Saefudin
7-18
Bometrik : Pengenalan Individu Berdasarkan Warna Pupil Iris Mata
Sarifuddin Madenda, Ramadona Nilawati, Karmilasari19-26
Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari 27-34
Stopwatch Digital Nenny Anggraini 35-46
Aplikasi Perhitungan Bangun Matematika pada Operating System Berbasis Mobile Ristyawati, Wratsongko Giri P.
47-57
Rancang Bangun Sistem Informasi Akademik denganMenggunakan Short Message Service (SMS)
Desy Diana, Munich Heindari Ekasari 58-63
Studi tentang Cube Mapping untuk Pemetaan Tekstur pada Objek 3D Bheta Agus Wardijono
STMIK JAKARTA
STI&K Vol.10, Nomor:1
Juni 2011
PENGASUH
JURNAL ILMIAH KOMPUTASI
J U R N A L I L M I A H
KOMPUTASI
Komputer & Sistem Informasi
DAFTAR ISI
Pelindung:
Prof. ES. Margianti, SE., MM Prof. Suryadi H.S., SSi., MM Drs. Agus Sumin, MMSI Penanggung Jawab:
Prof. Dr. Sarifuddin Madenda Dewan Redaksi/Reviewer:
1. Prof. Dr. Didin Mukhodim 2. Drs. Tjahjo Dwinurti T., MM 3. Prof. Dr. Sarifuddin Madenda 4. Dr. Lussiana ETP
5. Hj. Latifah, SSi., MMSI 6. Rosalina Lokolo, SE., MM 7. Eko Hadiyanto, SSi., MMSI 8. Dr. Pipit Dewi Arnesia
Pimpinan Pelaksana Redaksi : Ire Puspa Wardhani, SKom., MM Editor dan Layout:
1. Dr. Sunny Arief Sudiro 2. Dr. Bheta Agus Wardijono
3. Yudi Irawan Chandra, SKom., MMSI Sekretariat Redaksi
1. Sahni Damerianta P, SKom., MMSI (Koordinator)
2. Don Elsyafitra, SKom (Pj. Web) 3. Maria Sri Wulandari, (Pj. Adm) Adm dan Sirkulasi :
1. Edi Pranoto, SE., MM 2. Fitri Sjafrina, SKom., MMSI 3. Sunarto Usna, Drs., MMSI Alamat Redaksi :
Kampus STMIK Jakarta STI&K Jln. BRI Radio Dalam
Kebayoran Baru Jakarta Selatan Telp. (021) 7397973, 7210722
Fax. (021) 7210720 Email : info@ stmik-jakarta.ac.id
ISSN Nomor 1412-9434 Volume 10 Nomor 1 Tahun 2011 Redaksi menerima sumbangan naskah berupa artikel, hasil penelitian, atau karya ilmiah yang belum pernah dan tidak akan dipublikasikan di media lain.
Naskah sudah diterima redaksi selambat-lambatnya tanggal 10 sebelum bulan penerbitan.
1-6
Aplikasi Ticketing Helpdesk Kantor Dengan PHP dan MySql
Moh. Saefudin 7-18
Bometrik : Pengenalan Individu Berdasarkan Warna Pupil Iris Mata
Sarifuddin Madenda, Ramadona Nilawati, Karmilasari
19-26
Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II
Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari
27-34 Stopwatch Digital
Nenny Anggraini 35-46
Aplikasi Perhitungan Bangun Matematika pada Operating System Berbasis Mobile
Ristyawati, Wratsongko Giri P.
47-57
Rancang Bangun Sistem Informasi Akademik denganMenggunakan Short Message Service (SMS)
Desy Diana, Munich Heindari Ekasari 58-63
Studi tentang Cube Mapping untuk Pemetaan Tekstur pada Objek 3D
Bheta Agus Wardijono
Arsitektur Mikroprosesor Berbasiskan Perangkat Lunak NIOS II
Sunny Arief Sudiro, Dhany Bahariawan Hidayat dan Nurmalasari
STMIK Jakarta STI&K, Teknik Elektro, Fakultas Teknologi Industri, Universitas Gunadarma sunny@jak-stik.ac.id,zenith.dhan@gmail.com, gamax_loveajang@yahoo.com
Abstrak
Soft prosesor adalah mikroprosesor berbasiskan perangkat lunak (core mikroprosesor) yang dapat sepenuhnya diimplementasikan menggunakan sintesis logika. Altera NIOS II adalah soft processor yang dide nisikan dalam hardware description language, yang dapat diimplementasikan dalam perangkat FPGA Altera dengan menggunakan Quartus ® II sistem CAD. Altera NIOS II processor dapat bermanfaat untuk membantu mempercepat dan mempermudah desain dan evaluasi untuk desain purwarupa sistem tertanam menggunakan FPGA keluarga Altera, karena desain masih memungkinkan dimodi kasi atau dikon gurasi ulang sesuai dengan kebutuhan sehingga dapat memberikan performa yang optimal..
Kata Kunci : mikroprosesor, NIOS II, FPGA, sel logika.
1 Pendahuluan
Sebuah soft microprocessor (juga disebut Soft- core mikroprosesor atau soft prosesor) adalah core mikroprosesor yang dapat sepenuhnya di- implementasikan menggunakan sintesis logika.
Hal ini dapat dilaksanakan melalui berba- gai perangkat semikonduktor yang berisi pro- grammable logic (misalnya ASIC, FPGA, CPLD). Salah satu jenis soft processor yaitu NIOS II. Altera NIOS II adalah soft processor yang dide nisikan dalam hardware description language, yang dapat diimplementasikan dalam perangkat FPGA Altera dengan menggunakan Quartus ® II sistem CAD. NIOS II sistem pros- esor setara dengan mikrokontroler atau "kom- puter pada sebuah chip" yang mencakup prosesor dan kombinasi peripheral dan memori pada satu chip. NIOS II sistem prosesor terdiri dari NIOS II prosesor core, satu set on-chip peripheral, on- chip memori, dan interface untuk o-chip mem- ori, semua diimplementasikan pada perangkat altera tunggal. Seperti keluarga mikrokontroler, semua NIOS II prosesor sistem menggunakan set instruksi yang konsisten dan model pemrogra- man.
Arsitektur NIOS II menggambarkan sebuah
instruction set architecture (ISA). ISA pada gili- rannya membutuhkan satu set unit fungsional yang melaksanakan instruksi. Sebuah NIOS II prosesor core adalah desain perangkat keras yang mengimplementasikan set instruksi NIOS II dan mendukung unit-unit fungsional. Core prosesor tidak termasuk peripheral atau logika koneksi ke outside wold. Ini hanya mencakup sirkuit yang dibutuhkan untuk mengimplementasikan arsitek- tur NIOS II.[1]
Mengacu pada gambar 1, arsitektur NIOS II mende nisikan unit fungsional berikut :
Register le
Arithmetic logic unit (ALU)
Interface to custom instruction logic
Exception controller
Internal or external interrupt controller
Instruction bus
Data bus
Memory management unit (MMU)
Memory protection unit (MPU)
Instruction and data cache memories Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434
19
Tightly-coupled memory interfaces for in-
structions and data JTAG debug module
2
Gambar 1: Nios II Processor Core Block Diagram
2 Implementasi Processor
Unit-unit fungsional dari NIOS II arsitektur membentuk dasar untuk set instruksi NIOS II.
Namun, ini tidak menunjukkan bahwa setiap unit diimplementasikan dalam perangkat keras. Ar- sitektur NIOS II menjelaskan set instruksi, bukan implementasi hardware tertentu. Sebuah unit fungsional dapat diimplementasikan dalam hard- ware, ditiru dalam perangkat lunak, atau di- hilangkan seluruhnya. Implementasi NIOS II adalah seperangkat pilihan desain yang diwujud- kan oleh inti prosesor NIOS II tertentu. Setiap pelaksanaan mencapai tujuan tertentu, seperti ukuran inti yang lebih kecil atau kinerja yang
lebih tinggi. Fleksibilitas ini memungkinkan NIOS II arsitektur untuk beradaptasi dengan tar- get aplikasi yang berbeda. Variabel Implementasi umumnya sesuai dengan salah satu dari tiga pola trade-o: more or less of a feature; inclusion or exclusion of a feature, hardware implementation or software emulation of a feature.
Contoh dari setiap trade-o berikut:
More or less of a feature -Misalnya, un- tuk menyempurnakan kinerja, Anda da- pat meningkatkan atau mengurangi jumlah instruction cache memory. Sebuah cache yang lebih besar meningkatkan kecepatan eksekusi program besar, sementara cache lebih kecil menghemat on-chip sumber daya
memori.
Inclusion or exclusion of a feature - Misalnya, untuk mengurangi biaya, Anda dapat memilih untuk menghilangkan modul debug JTAG. Keputusan ini menghemat on-chip logika dan sumber daya memori, tetapi menghilangkan kemampuan untuk menggunakan perangkat lunak de- bugger untuk debug aplikasi.
Hardware implementation or software em- ulation of a feature -Sebagai contoh, di control aplikasi yang jarang melakukan aritmatika yang kompleks, Anda dapat memilih untuk instruksi divisi untuk di- tiru dalam perangkat lunak. Melepaskan perangkat keras membagi menghemat on- chip sumber daya tetapi meningkatkan waktu eksekusi operasi pembagian.
2.1 Nios II Processor Features
NIOS II prosesor memiliki sejumlah tur yang dapat dikon gurasi oleh pengguna un- tuk memenuhi tuntutan sistem yang diinginkan.
Prosesor ini dapat diimplementasikan dalam tiga kon gurasi berbeda:
NIOS II / f adalah "fast" versi dirancang untuk kinerja yang unggul. Ini memi- liki lingkup terluas pilihan kon gurasi yang dapat digunakan untuk mengoptimalkan prosesor untuk kinerja.
NIOS II / s "standard" versi yang memer- lukan sumber daya kurang dalam perangkat FPGA sebagai trade-o untuk kinerja berkurang.
NIOS II / e adalah sebuah "economy"
versi yang memerlukan paling sedikit sum- ber daya FPGA, tetapi juga memiliki set paling terbatas dapat dikon gurasi peng- guna tur.
NIOS II prosesor memiliki Reduced Instruction Set Computer (RISC) arsitektur. Aritmatika dan operasi logika dilakukan pada operan dalam gen- eral purpose registers. Data tersebut akan dipin- dahkan antara memori dan register melalui in- struksi Load dan Store. Sebuah prosesor NIOS II dapat beroperasi dalam mode berikut:
Supervisor mode - memungkinkan pros- esor untuk menjalankan semua instruksi dan melakukan semua fungsi yang terse- dia. Ketika prosesor di-reset, ia akan ma- suk mode ini.
User mode - maksud dari mode ini adalah untuk mencegah eksekusi dari beberapa in- struksi yang seharusnya digunakan untuk tujuan sistem saja. Mode ini hanya terse- dia bila prosesor dikon gurasi untuk meng- gunakan Unit Manajemen Memori (MMU) atau Unit Perlindungan Memory (MPU).
2.2 Struktur Register
NIOS II arsitektur mendukung at register le, terdiri dari tiga puluh dua 32-bit general-purpose integer registers, dan sampai tiga puluh dua 32- bit control registers. Arsitektur ini mendukung supervisor and user modes yang memungkinkan kode sistem untuk melindungi kontrol register dari aplikasi yang salah. Beberapa register di- maksudkan untuk tujuan tertentu dan memiliki nama khusus yang dikenal oleh Assembler.
Register r0 disebut sebagai register nol. Se- lalu berisi 0 konstan. Dengan demikian, membaca register ini mengembalikan nilai 0, sementara write untuk itu tidak akan berpengaruh.
Register r1 digunakan oleh Assembler seba- gai temporary register; tidak harus dirujuk dalam user program
Register r24 dan r29 digunakan untuk pen- golahan pengecualian, mereka tidak terse- dia dalam user mode
Register r25 dan r30 digunakan secara ek- sklusif oleh modul Debug JTAG
Register r27 dan r28 digunakan untuk men- gontrol stack yang digunakan oleh prosesor NIOS II
Register r31 digunakan untuk menyimpan alamat pengirim ketika subrutin dipanggil Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434
21
Tabel 1: General-purpose registers.
Nios II dapat memiliki sejumlah 32-bit con- trol registers. Jumlah register tergantung pada apakah MMU atau tur MPU dilaksanakan. Ada enam control registers dasar, seperti ditunjukkan pada tabel 2. Nama-nama yang diberikan pada gambar dikenal oleh Assembler. Register yang digunakan sebagai berikut:
Register ctl0 mencerminkan status operasi dari prosesor. Dua bit dari register ini se- lalu digunakan:
U adalah bit mode User/ Supervisor;
U = 1 untuk mode User, sementara U
= 0 untuk mode Supervisor.
PIE adalah prosesor interrupt-enable bit. Ketika PIE = 1, prosesor dapat menerima interupsi eksternal. Keti- ka PIE = 0, prosesor mengabaikan in- terupsi eksternal. Sisa dari bit (dicap sebagai dicadangkan dalam gambar) digunakan ketika MMU atau MPU - tur diimplementasikan.
Register ctl1 menampung salinan dari sta- tusregister status selama exception process.
EU dan EPIE bit adalah nilai-nilai yang disimpan Status bit U dan PIE.
Register ctl2 menampung salinan dari sta- tus register selama proses debug break.
Bit-bit BU dan BPIE adalah nilai-nilai dis- impan U Status bit dan PIE.
Register ctl3 digunakan untuk mengak- tifkan interupsi eksternal individu. Setiap bit sesuai dengan salah satu interupsi irq0 untuk irq31. Nilai 1 berarti bahwa interup- si diaktifkan, sedangkan 0 berarti bahwa di- nonaktifkan.
Register ctl4 menunjukkan interrupts yang tertunda. Nilai yang diberikan, ct L4K, di set ke 1 jika irqk baik yang aktif maupun di- aktifkan dengan memiliki sedikit interupsi- enable, ct l3k, di set ke 1.
Register ctl5 menampung nilai yang secara unik mengidenti kasi prosesor dalam sis- tem multiprosesor.
Tabel 2: Basic control registers[3].
Control registers dapat dibaca dan ditulis oleh instruksi khusus rdctl dan wrctl, yang dapat dieksekusi hanya dalam mode supervisor. NIOS II prosesor opsional dapat memiliki satu atau lebih shadow register sets. Sebuah shadow reg- ister set adalah satu set lengkap dari Nios II general-purpose registers. Ketika shadow regis- ter sets diimplementasikan, CRS eld dari status register menunjukkan register set yang sedang di- gunakan. Akses instruksi untuk keperluan umum menggunakan daftar mana register set aktif.[3]
Suatu penggunaan shadow register sets untuk mempercepat konteks switching. Ketika shadow register sets diterapkan, NIOS II prosesor memi- liki dua instruksi khusus, rdprs dan wrprs, un- tuk memindahkan data antara set register. Shad- ow register set biasanya dimanipulasi oleh sebuah kernel sistem operasi, dan transparan untuk kode aplikasi. Sebuah prosesor NIOS II dapat memili- ki hingga 63 shadow register set.
2.3 ALU (Arithmetic Logic Unit) NIOS II ALU beroperasi pada data yang dis- impan dalam general-purpose registers. Operasi ALU mengambil satu atau dua input dari reg- ister, dan menyimpan hasilnya kembali di reg- ister. ALU mendukung operasi data yang dije- laskan pada table 3.
Tabel 3: Operasi yang didukung oleh ALU pada Nios II.
Untuk melaksanakan operasi lainnya, dperangkat lunak (software computer) menghi- tung hasilnya dengan melakukan kombinasi dari operasi dasar pada Tabel 3.
2.4 Organisasi Memori dan I/O De- vices
Gambar 2 menunjukkan bagaimana NIOS II prosesor dapat mengakses memori dan I / O de- vice. Untuk kinerja terbaik, NIOS II / f prosesor dapat mencakup instruksi dan data cache. Cache diimplementasikan dalam blok memori FPGA.
Penggunaannya adalah opsional dan mereka dite- tapkan (termasuk ukurannya) pada saat gen- erasi sistem dengan menggunakan SOPC Builder.
NIOS II /s versi dapat memiliki cache instruksi tetapi tidak cache data. Para NIOS II/e versi memiliki baik instruksi atau data cache.
Cara lain untuk memberikan akses cepat prosesor ke memori on-chip adalah dengan meng- gunakan pengaturan memori tightly coupled, dalam hal ini prosesor mengakses memori melalui jalur langsung bukan melalui jaringan Avalon.
Akses ke memori tightly coupled memotong memori cache. Bisa ada satu atau lebih tight- ly coupled instruksi dan memori data. Jika cache instruksi tidak termasuk dalam suatu sistem, ma- ka harus ada setidaknya satu memori tightly cou- pled yang disediakan untuk NIOS II / f dan II / s NIOS prosesor. On-chip memori juga dapat di- akses melalui jaringan Avalon.
Perangkat memori o-chip, seperti SRAM, SDRAM, dan chip memori Flash diakses oleh in- stantiating antarmuka yang sesuai. Input / out- put adalah memori map dan dapat diakses seba- gai lokasi memori. Data yang mengakses ke lokasi memori dan I / O interface dilakukan melalui in- struksi Load dan Store, menyebabkan data akan ditransfer antara memori dan general purpose registers[3].
Gambar 2: Memory dan organisasi I/O.
2.4.1 Instruksi dan Data Buses
NIOS II arsitektur mendukung instruksi terpisah dan bus data, mengklasi kasikan sebagai arsitek- tur Harvard. Kedua instruksi dan data bus di- implementasikan sebagai Avalon-MM port mas- ter yang mengikuti spesi kasi antarmuka Avalon- MM. Data master Port terhubung ke memori dan komponen perifer, sementara port utama in- struksi hanya untuk menghubungkan komponen memori.
Memory and Peripheral Access, NIOS II arsitektur menyediakan memori-mapping I / O akses. Kedua memori data dan perangkat dipetakan ke address space dari port data master. NIOS II menggu- nakan arsitektur little-endian byte order- ing. Words dan halfwords disimpan dalam memori dengan more-signi cant bytes pada Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434
23
Address tertinggi. NIOS II arsitektur tidak menentukan apa-apatentang keber- adaan memori dan periferal, jumlah, jenis, dan sambungan memori dan periferal yang bergantung pada sistem. Biasanya, NIOS II prosesor sistem berisi campuran fast on- chip memori dan slower o-chip memori.
Peripherals biasanya terletak pada on-chip, meskipun interface untuk o-chip periph- eral juga ada.
Instruction Master Port, NIOS II bus in- struksi diimplementasikan sebagai 32-bit Avalon-MM master port. Port Mas- ter instruksi melakukan fungsi tunggal:
ia mengambil instruksi yang harus di- jalankan oleh prosesor. Port Master instruksi tidak melakukan operasi tulis.
Port Master instruksi adalah Avalon-MM pipelined master port. Dukungan un- tuk pipelined Avalon-MM transfer memi- nimalkan dampak memori sinkron dengan latency pipa dan meningkatkan fMAX ke- seluruhan sistem. Instruction master port dapat menjalankan read request berturut- turut sebelum data telah kembali dari per- mintaan sebelumnya. Port Master in- struksi selalu mengambil 32 bit data. Port Master instruksi bergantung pada dynamic bus-sizing logic yang terkandung dalam bahan sistem interkoneksi. Berdasarkan ukuran bus dinamis, setiap instruksi fetch mengembalikan kata full instruction word, terlepas dari lebar memori target. Akibat- nya, program tidak perlu untuk memperdu- likan lebar memori dalam sistem prosesor NIOS II.
Data Master Port, NIOS II data bus diim- plementasikan sebagai 32-bit Avalon-MM master port. Port data master melakukan dua fungsi: (1) Baca data dari memori atau peripheral saat prosesor mengeksekusi load instruction (2) Menulis data ke mem- ori atau peripheral saat prosesor mengek- sekusi store instruction.
Shared Memory for Instructions and Data, Biasanya instruksi dan data master port berbagi memori tunggal yang berisi instruksi dan data. Sedangkan inti pros-
esor memiliki instruksi terpisah dan bus data, keseluruhan NIOS II sistem pros- esor mungkin menyajikan, shared instruc- tion/data bus tunggal ke outside world.
Pandangan luar NIOS II prosesor sistem tergantung pada memori dan peripheral dalam sistem dan struktur dari struktur sis- tem interkoneksi. Untuk performa terbaik, menetapkan data master port prioritas ar- bitrase tertinggi pada setiap memori yang digunakan bersama oleh kedua instruksi dan data master port.
2.4.2 Cache Memory
NIOS II mendukung arsitektur memori cache pada kedua master port instruksi (cache in- struksi) dan data master port (data cache).
Memori cache berada on-chip sebagai bagian in- tegral dari inti NIOS II prosesor. Memori cache dapat meningkatkan waktu akses memori rata- rata untuk prosesor NIOS II yang menggunakan sistem slow o-chip memori seperti SDRAM un- tuk penyimpanan program dan data. Cache in- struksi dan data diaktifkan terus-menerus pada saat run-time, tetapi metode yang disediakan untuk perangkat lunak untuk melewati cache data sehingga akses periferal tidak mengemba- likan data cache. Cache manajemen dan ko- herensi cache akan ditangani oleh perangkat lu- nak. Set instruksi NIOS II memberikan petunjuk untuk manajemen cache[1].
2.4.3 Tightly-Coupled Memory
Memori tightly-coupled menyediakan jaminan akses memori latensi yang rendah untuk kinerja- critical. Dibandingkan dengan memori cache, memori tightly-coupled memberikan manfaat se- bagai berikut[1]:
Performa mirip dengan memori cache
Perangkat lunak dapat menjamin bahwa kode performa-kritis atau data terletak di tightly-coupled memori
Tidak ada real-time caching overhead, seperti loading, invalidating, atau ushing memori
Secara sik, port tightly-coupled memori adalah port Master yang terpisah pada inti prosesor
NIOS II, mirip dengan instruksi atau data port master. Sebuah core NIOS II dapat memiliki nol, satu, atau tightly-coupled memori ganda.
Arsitektur NIOS II mendukung memori tightly- coupled untuk kedua instruksi dan akses data.
Setiap port memori tightly-coupled terhubung langsung ke tepat satu memori dengan jaminan latency rendah yang tetap. Memori eksternal ke inti NIOS II dan terletak pada chip.
2.4.4 Address Map
Peta alamat untuk memori dan peripheral dalam sistem prosesor NIOS II adalah tergantung pada desain . Anda menentukan peta alamat di Qsys dan SOPC Builder. Ada tiga alamat yang meru- pakan bagian dari prosesor dan layak disebutkan secara khusus[1]:
Reset address
Exception address
Break handler address
Programmer akses memori dan peripheral den- gan menggunakan macro dan driver. Oleh karena itu, peta alamat eksibel tidak mempengaruhi pengembang aplikasi.
2.4.5 Memory Management Unit
Secara psional NIOS II MMU menyediakan tur dan fungsi seperti berikut[1]:
Virtual to physical address mapping
Memory protection
32-bit virtual and physical addresses, map- ping a 4-GB virtual address space into as much as 4 GB of physical memory
4-KB page and frame size
Low 512 MB of physical address space avail- able for direct access
Hardware translation lookaside buers (TLBs), accelerating address translation
Separate TLBs for instruction and data ac- cesses
Read, write, and execute permissions con- trolled per page
Default caching behavior controlled per page
TLBs acting as n-way set-associative caches for software page tables
TLB sizes and associativities con gurable in the Nios II Processor parameter
editor
Format of page tables (or equivalent data structures) determined by system
software
Replacement policy for TLB entries deter- mined by system software
Write policy for TLB entries determined by system software
2.4.6 Memory Protection Unit
NIOS II MPU opsional menyediakan tur dan fungsi sebagai berikut[1]:
Memory protection
Up to 32 instruction regions and 32 data regions
Variable instruction and data region sizes
Amount of region memory de ned by size or upper address limit
Read and write access permissions for data regions
Execute access permissions for instruction regions
Overlapping region Jurnal Komputasi, Volume 10 Nomor : 1 Juni 2011 ISSN : 1412-9434
25
2.5 Addressing
NIOS II prosesor memiliki 32-bit alamat. Ru- ang memori adalah byte-addressable. Instruksi dapat membaca dan menulis (32 bit) word, half- words (16 bit), atau byte (8 bit) data. Membaca atau menulis ke alamat yang tidak sesuai den- gan memori yang ada atau I / O lokasi meng- hasilkan hasil yang tidak terde nisi[3]. Ada lima mode pengalamatan yang disediakan oleh NIOS II prosesor[3]:
Immediate mode sebuah operan 16-bit yang diberikan secara eksplisit dalam in- struksi. Nilai ini mungkin sign extend un- tuk menghasilkan 32-bit operan dalam in- struksi yang melakukan operasi aritmatika.
Register mode operan adalah dalam reg- ister proseso
Displacement mode alamat efektif dari operand adalah jumlah dari isi register dan nilai 16-bit masuk perpindahan yang diberikan dalam instruksi
Register indirect mode alamat efektif dari operan adalah isi register yang diten- tukan dalam instruksi. Ini sama dengan modus perpindahan dimana nilai perpinda- han sama dengan 0.
Absolute mode alamat 16-bit mutlak operand dapat ditentukan dengan menggu- nakan modus perpindahan dengan register r0 yang selalu berisi nilai 0.
2.6 Instructions
Ada tiga jenis Nios II instruction word format yaitu I-type, R-type, dan J-type. Semua NIOS II instruksi memiliki panjang 32-bit. Selain in- struksi mesin yang dijalankan secara langsung oleh prosesor, set instruksi NIOS II mencakup se- jumlah pseudoinstructions yang dapat digunakan dalam program bahasa assembly. Assembler menggantikan pseudo instruction masing-masing oleh satu atau lebih instruksi mesin. Gambar 3 menggambarkan format instruksi tiga kemungk- inan: I-type, R-type, dan J-type. Dalam semua kasus, enam bit b5-0 menyatakan OP kode. Bit yang tersisa digunakan untuk menentukan regis- ter, operan langsung, atau extend OP code.
I type - Lima-bit bidang A dan B digu- nakan untuk menentukan general-purpose registers. Sebuah bidang 16-bit IMMED16 menyediakan data langsung sign extended untuk menyediakan 32-bit operan.
R-type - Lima-bit bidang A, B dan C digu- nakan untuk menentukan general-purpose registers. Sebuah OPX bidang 11-bit digu- nakan untuk memperpanjang kode OP.
J-type - Sebuah lapangan 26-bit IMMED26 berisi nilai langsung unsigned. Format ini hanya digunakan dalam instruksi Call.
Gambar 3: Format instruksi Nios II.
3 Penutup
Altera NIOS II processor bermanfaat membantu mempercepat dan mempermudah desain dan evaluasi untuk rancang bangun purwarupa sis- tem tertanam menggunakan FPGA keluarga Al- tera. Rancang bangun tersebut masih memu- ngkinkan dimodi kasi atau dikon gurasi ulang sesuai sesuai dengan kebutuhan sehingga dapat memberikan performa yang optimal.
Daftar Pustaka
[1] Altera Corporation, May 2011, Nios II Pro- cessor Reference Handbook, www.altera.com.
[2] http://en.wikipedia.org/wiki/Nios_II
[3] Altera Corporation, May 2011, Nios II Intro- duction to the Altera Nios II Soft Processor, www.altera.com.
