CHƢƠNG 4. CHẾ TẠO VÀ KHẢO SÁT Ô NHỚ SẮT ĐIỆN
4.2. Chế tạo và khảo sát đặc trƣng của ô nhớ sắt điện với kênh dẫn cỡ nano mét
4.2.1. Chế tạo ô nhớ sắt điện với kênh dẫn cỡ nano mét
Hình 4.6 (a) là bản vẽ sơ lƣợc của cấu trúc các lớp trong ô nhớ sắt điện có kênh dẫn nhỏ hơn 100 nm mà chúng tôi đã chế tạo. Thứ nhất, đế SiO2/Si đƣợc xử lý trong axit HF 1% trong 1 phút, sau đó trong axeton trong 5 phút để loại bỏ các chất tạp chất vô cơ và hữu cơ. Trên đế đƣợc làm sạch, một màng Ti dày 10 nm và màng Pt dày 100 nm lần lƣợt đƣợc lắng đọng bằng cách phún xạ rf và phún xạ DC ở nhiệt độ đế 100 °C, để tạo ra chất lƣợng tinh thể cao của màng Pt cho lớp điện cực cửa phẳng [58]. Ở bƣớc này, lớp màng Ti mỏng có vai trò tăng cƣờng độ bám dính giữa màng Pt và đế SiO2/Si. Thứ hai, bằng phƣơng pháp dung dịch một màng PZT cửa sắt điện có độ dày 160 nm đƣợc hình thành trên lớp màng Pt. Các màng mỏng sắt điện PZT đƣợc kết tinh ở 500 °C trong 30 phút và trong môi trƣờng không khí sạch, gồm O2 và N2 (độ tinh khiết 99,99%) theo tỷ lệ dòng khí 1:4. Thứ ba, cũng bằng phƣơng pháp dung dịch, một màng mỏng ITO dày 20-nm làm kênh dẫn đƣợc chúng
Hình 4.6. Cấu trúc 3D các lớp trong ô nhớ sắt điện có kênh dẫn nhỏ hơn 100 nm.
109
tôi chế tạo trên lớp màng mỏng sắt điện PZT. Màng mỏng bán dẫn ITO đƣợc kết tinh ở 450 °C trong 20 phút trong không khí sạch. Các quá trình xử lí nhiệt đƣợc thực hiện bởi hệ ủ tăng nhiệt nhanh. Cuối cùng, một màng Pt dày 50 nm đƣợc lắng đọng bằng cách phún xạ DC để hình thành lớp cực nguồn cực máng. Các quy trình chế tạo màng mỏng bằng phƣơng pháp dung dịch và quy trình phún xạ các màng mỏng đã đƣợc chúng tôi trình bày trong chƣơng 2.
b) Tạo kênh dẫn nhỏ hơn 100 nm
Thông thƣờng, quá trình ăn mòn ƣớt hoặc khô đƣợc áp dụng để tạo khoảng cách giữa cực nguồn và cực máng của cấu trúc transistor. Đối với quá trình ăn mòn, nếu chỉ sử dụng một lớp cảm EB (EB resist), việc loại bỏ chất cảm EB ở kích thƣớc nano mét sau khi lắng đọng trên mẫu là rất khó. Để giải quyết vấn đề này, ngƣời ta đƣa vào một chất cảm EB thứ 2, lớp dƣới đƣợc rút thấp xuống so với lớp trên ở vùng mô hình cỡ nanomet của các thiết bị điện tử. Bằng cách này, quá trình ăn mòn với lớp chất cảm EB kép trở nên tốt hơn bởi vì chất cảm và thiết bị loại bỏ dễ dàng tiếp xúc với nhau. Tuy nhiên, bằng cách sử dụng các lớp chất cảm EB kép, khi kích thƣớc mô hình vài nanomet, cần phải kiểm soát chính xác hình dạng, tƣơng đƣơng với kích thƣớc chùm điện tử, dẫn đến không thể hình thành kênh.
Trong nghiên cứu này, chúng tôi đã sử dụng một kỹ thuật mới để tạo khoảng cách giữa cực nguồn và cực máng là 30, 50 và 100 nm, phƣơng pháp quang khắc EB với sự hỗ trợ của kỹ thuật ăn mòn khô. Các chi tiết đƣợc mô tả từ Hình 4.6 (b) đến Hình 4.6 (f). Một mẫu với cấu trúc lớp trong Hình 4.6 (a) đƣợc phủ bởi lớp chất cảm EB (ZEP520A), và theo thứ tự, tiếp xúc bằng cách sử dụng thiết bị quang khắc EB (EBL, JEOL-JBX6300SJ) tại Viện Công nghệ Tokyo, Nhật Bản. Từ Hình 4.6 (b), rõ ràng là khoảng cách nhỏ nhất gần bằng kích thƣớc chùm điện tử về nguyên tắc. Với Hình 4.6 (b) và (c) rằng chiều dài khe thiết kế là khoảng 25 µm, nhằm hỗ trợ liên kết dễ dàng từ bƣớc quang khắc trong Hình 4.6 (d). Tiếp theo, ăn mòn khô (ICP) với công suất 80 W, công suất phân cực 50 W và áp suất Ar 1,0 Pa đƣợc thực hiện nhằm loại bỏ lớp màng Pt nhƣ thể hiện trong Hình 4.6 (c), tức là để tạo chiều dài kênh FGT. Ở đây, chúng tôi giải thích rằng khi kích thƣớc ô nhớ FGT nhỏ hơn
110
100 nm, các điện cực nguồn và cực máng phải mỏng, có độ dẫn điện cao, và có thể ăn mòn dễ dàng trong quá trình tạo kiểu. Vì vậy, Pt đƣợc chọn do có độ dẫn điện cao hơn các kim loại khác, nhƣng nó rễ bị ăn mòn bởi tính ổn định hóa học trong quá trình ăn mòn khô. Điều này có nghĩa là một số khí phản ứng mạnh nhƣ CF4, BCl3 hoặc Cl2 thƣờng phải đƣợc đƣa vào để phản ứng với Pt ở các khu vực đƣợc ăn mòn. Tuy nhiên, chúng tôi nhận thấy trong kỹ thuật này rằng có thể ăn mòn Pt bằng cách kiểm soát điện áp phân cực chỉ bằng khí Ar, và tỷ lệ ăn mòn của nó đạt 60 nm/phút, thậm chí không sử dụng bất kỳ khí phản ứng nào. Có thể nói chỉ bằng khí Ar thích hợp hơn trong quá trình chế tạo FGT dƣới 100 nm so với các khí phản ứng, bởi vì nó không tạo ra bất kỳ hợp chất Pt nào ở khu vực khoảng cách giữa cực nguồn và cực máng, hỗ trợ tăng cƣờng hiệu suất của FGT. Ngoài ra, khắc chỉ bằng khí Ar có thể hạn chế a side-wall etch, điều này thuận lợi cho các kích thƣớc nhỏ hơn 100 nm.
Hình 4.6 (d) và (e) cho thấy quá trình sự hình thành chiều rộng kênh của FGT nhỏ hơn 100 nm. Ở bƣớc này, một chất cản quang âm (OMR-85) có độ dày 2 µm đƣợc tạo hình, sử dụng kỹ thuật quang khắc thông thƣờng để bảo vệ kênh dẫn, khu vực giữa cực nguồn và cực máng khi tiến hành quá trình khắc khô đƣợc đề cập ở trên. Cần lƣu ý rằng các lớp màng Pt là 50 nm và ITO là 20 nm đƣợc ăn mòn đồng thời. Đối với cả chất cảm EB và chất cảm quang vẫn còn sau quá trình khắc khô, chúng đƣợc loại bỏ bằng quá trình tạo tro ô-xy (oxygen ashing process) với công suất 50 W trong 5 phút. Kết quả là, chúng tôi đã chế tạo thành công ô nhớ FGT với độ rộng kênh dẫn nhỏ hơn 100 nm nhƣ thể hiện trong Hình 4.6 (f).
4.2.2. Khảo sát ô sắt điện với kênh dẫn cỡ nano mét
a. Hình thái học bề mặt của ô nhớ sắt điện với kênh dẫn cỡ nano mét
Hình 4.7 là ảnh hiển vi quang học của ô nhớ sắt điện FGT có chiều rộng kênh dẫn nhỏ hơn 100 nm đƣợc chế tạo trên đế SiO2/Si. Trên hình chỉ rõ các khu vực cực nguồn, cực máng, kênh dẫn và cực cổng phẳng. Vùng tiếp xúc của các màng mỏng PZT, Pt và ITO đã đánh dấu đƣợc hình thành tốt mà không bị hƣ hỏng.
Điều đó cho thấy kỹ thuật chúng tôi sử dụng đã chế tạo thành công kênh dẫn với
111
kích thƣớc và hình dạng mong muốn. Ngoài ra, các cực nguồn và cực máng đã đƣợc chỉnh phù hợp theo khoảng cách, và chiều rộng kênh (WDS) đƣợc xác định là 2 µm.
Hình 4.7. Ảnh hiển vi quang học của ô nhớ sắt điện có kênh dẫn nhỏ hơn 100 nm.
Hình 4.8 là hình ảnh SEM của chiều rộng kênh dẫn FGT nhỏ hơn 100 nm, sau khi ăn mòn màng Pt và tro chất cảm còn lại (ashing the remaining resist). Trong cả ba ảnh, chúng ta có thể thấy sự tách biệt rõ ràng giữa cực nguồn và cực máng, trong đó màu đen sẫm là kênh dẫn và vùng tối (màu xám) là cực nguồn và cực máng. Với độ phóng đại 100000, bề mặt của cực nguồn, cực máng và kênh dẫn thực sự cân bằng ngay cả sau quá trình ăn mòn khô và tạo tro. Từ các hình ảnh SEM, độ dài kênh của FGT đƣợc xác định là 100, 50 và 30 nm, là một bằng chứng để khẳng định đã chế tạo thành công FGT có độ rộng kênh dẫn nhỏ hơn 100 nm sử dụng kỹ thuật EB lithography.
Hình 4.9 cho thấy hình ảnh AFM 3D của FGT 100-nm trên đế SiO2/Si. Một lần nữa khẳng định rằng khoảng cách giữa cực nguồn và cực máng là khoảng 100 nm, tƣơng tự kết quả SEM quan sát đƣợc trong Hình 4.8 (a). Từ Hình 4.9, chúng tôi xác định chiều cao của các cực nguồn và cực máng là khoảng 50 nm với một lớp tiếp xúc mịn của Pt. Tuy nhiên, khoảng cách phải đƣợc kiểm tra bằng phép đo điện.
Hình 4.8. Ảnh SEM của chiều rộng kênh dẫn FGT nhỏ hơn 100 nm.
112
Hình 4.9. Ảnh AFM 3D của FGT 100-nm trên đế SiO2/Si.
b. Khảo sát đặc trưng đặc trưng nhớ của ô nhớ sắt điện với kênh dẫn cỡ nano mét Hình 4.10 là đặc trƣng truyền của các FGT có độ rộng kênh dẫn 100, 50 và 30 nm và chiều dài kênh dẫn 2 µm không đổi. Trong phép đo này, điện áp cửa (VG) đƣợc thay đổi từ - 5 V đến 5 V với bƣớc 0,1 V, và điện áp phân cực giữa cực máng và cực nguồn (VDS) đƣợc duy trì ở mức 1,0 V, nhằm duy trì dòng trạng thái ĐÓNG thấp. Từ Hình 4.10, đặc tính ID-VG của các ô nhớ thể hiện rõ chức năng của ô nhớ sắt điện với vòng trễ ngƣợc chiều kim đồng hồ, transistor kiểu n điển hình, có tỷ số dòng ĐÓNG/MỞ dao động từ 104 - 105, và các cửa sổ ô nhớ là 2,0, 1,8 và 1,7 V lần
Hình 4.10. Đặc trưng ID-VG của các ô nhớ FGT có độ rông kênh dẫn 100nm, 50 nm và 30 nm.
113
lƣợt đối với các FGT 100 nm, 50 nm và 30 nm. Nhƣ vậy, có thể điều chỉnh cửa sổ ô nhớ bằng cách cải thiện chất lƣợng màng PZT và lớp tiếp xúc ITO/PZT, nếu cần.
Sự giảm tỷ số ĐÓNG/MỞ có thể bắt nguồn từ hiệu ứng độ rộng kênh (LDS) nhỏ cỡ nano mét [94].
Hình 4.11 là đặc đặc lối ra của FGT đƣợc chế tạo với độ dài kênh là 100, 50 và 30 nm. Trong phép đo này, VG tăng từ 0 đến 7 V với bƣớc 1 V trong khi VDS đƣợc quét từ 0 đến 1,5 V. Từ Hình 4.11, có thể thấy rằng xu hƣớng bão hòa dễ dàng đối với LDS = 100 và 50 nm, nhƣng độ bão hòa cứng (hard saturation) đối với LDS = 30 nm. Xu hƣớng này liên quan tới hiệu ứng độ rộng kênh dẫn của TFT khi giảm chiều dài kênh dẫn [94]. Ngoài ra, dòng MỞ bão hòa tăng nhẹ khi rút ngắn chiều dài kênh. Ví dụ, tại VG = 7V và VDS = 1,5 V, dòng MỞ bão hòa là 0,19; 0,21 và 0,56 mA đối với chiều dài kênh tƣơng ứng là 100, 50 và 30 nm. Độ linh động hạt tải (μFE)đƣợc tính từ vùng bão hòa của Hình 4.11 (b) bằng cách sử dụng công thức 4.1.
Hình 4.11. Đặc trưng lối ra của các ô nhớ FGT có độ rộng kênh dẫn (a) 100 nm, (b) 50 nm và (c) 30 nm.
114
Trong đó dòng MỞ bão hòa ID = 0,19, 0,21 và 0,56 mA đối với LDS = 100, 50 và 30 nm. Độ rộng kênh WDS= 2 μm, tụ sắt điện Cox = 3,2 μCV-1cm-2, VGS = 5 V, VT = 0V khi LDS = 100, 50 nm và VT = 1V khi LDS = 30 nm. Sử dụng các thông số này, chúng tôi ƣớc tính μFE bằng 0,12; 0,07 và 0,16 cm2V-1s-1 lần lƣợt khi LDS = 100, 50 và 30 nm. μFE thấp hơn nhiều so với của TFT silic đa tinh thể, nhƣng tƣơng đƣơng với μFE của một TFT silic vô định hình.
Kết luận chƣơng 4
Đối với các ô nhớ có chiều rộng kênh dẫn kích thƣớc micro mét.
1. Đã chế tạo thành công ba ô nhớ FGT sử dụng màng mỏng sắt điện PZT ủ ở các nhiệt độ 450, 500, 550 oC trên đế silic với cực cổng Pt phẳng, kênh dẫn là màng mỏng ITO. Kết quả khảo sát tính chất sắt điện của các màng mỏng PZT này cho thấy mặc dù chất lƣợng tinh thể của màng PZT500 kém hơn so với màng PZT550, nhƣng nó có dòng rò thấp nhất ở mức 10-6 A/cm2 và đặc tính truyền tốt hơn khi chế tạo FGT trên đế SiO2 (500 nm)/Si. Tỉ số dòng ĐÓNG/MỞ của ô nhớ khoảng 105 ÷ 106, cửa sổ nhớ khoảng 2V.
2. Dựa trên kết quả nghiên cứu trên đế silic, sử dụng màng mỏng PZT ủ ở 500 °C để chế tạo thành công ô nhớ FGT có chiều rộng kênh là 5 μm, chiều dài kênh là 60 μm, và chiều rộng cực cửa 50 μm chế tạo trên thủy tinh với tất cả các qúa trình xử lí nhiệt đều dƣới 500 oC. Chúng tôi xác định đƣợc cửa sổ ô nhớ, tỷ số dòng ĐÓNG/MỞ, độ linh động hiệu ứng trƣờng và thời gian duy trì của FGT tƣơng ứng là 4 V; 105; 0,092 cm2 V-1 s-1, và 1 giờ.
3. Tiếp tục phát triển với màng mỏng sắt điện PZT ủ ở 500 oC, đã chế tạo đƣợc ô nhớ FGT hoạt động rất tốt đƣợc chế tạo trên cả đế pc-STO và đế sc- STO(111), trong đó kênh dẫn ITO đã đƣợc chế tạo bằng phƣơng pháp dung dịch và ủ ở nhiệt độ chỉ 450 oC. Đặc biệt, đã chế tạo một ô nhớ FGT kênh dẫn loại n điển hình với một vòng trễ vuông đặc trƣng, có tỷ số dòng mở/đóng lớn hơn 105, và có cửa sổ nhớ là 2V. Điều thú vị là dòng “MỞ” bão hòa lớn (đạt 4,6 mA) khi thế áp hoạt động 8V. Từ kết quả này, có thể thấy rằng FGT với kênh dẫn ITO chế tạo bằng dung dịch và cổng cách điện sắt điện PZT mở ra
115
một hứa hẹn mới cho tƣơng lai của thiết bị bộ nhớ sắt điện ổn định, điều này hỗ trợ trực tiếp cho việc thu, nhận dữ liệu mà không cần có bộ khuếch đại.
Đối với các ô nhớ có chiều rộng kênh dẫn kích thƣớc nano mét. Bằng phƣơng pháp EB lithography, đã chế các ô nhớ sắt điện FGT có độ rộng kênh dẫn nhỏ hơn 100 nm. Từ quan sát SEM, có thể khẳng định rằng các ô nhớ sắt điện FGT có chiều rộng kênh dẫn 30, 50 và 100 nm đã đƣợc chế tạo thành công. Tất cả các FGT dƣới 100 nm đã đƣợc chế tạo đều có chức năng ô nhớ với tỷ số dòng ĐÓNG/MỞ khoảng 104 105. Cửa sổ ô nhớ và độ linh động hạt tải đã đƣợc tính toán khoảng 2,0; 1,8; 1,7 V, và 0,12; 0,07; 0,16 cm2V-1s-1 đối với chiều dài kênh 100, 50 và 30 nm. Công việc này là một sự đóng góp đầy đủ không chỉ nhằm thực hiện giảm kích thƣớc ô nhớ sắt điện xuống vài nanomet, mà còn thay thế TFT với kênh dẫn Silic trong tƣơng lai.
116 KẾT LUẬN
Một số kết quả chính mà chúng tôi thu đƣợc trong luận án này là:
Bằng phƣơng pháp dung dịch, đã chế tạo thành công các màng mỏng sắt điện (PZT, BLT), màng mỏng làm điện cực (LNO, Pt), màng mỏng làm kênh dẫn (ITO) với chất lƣợng màng tốt, không nứt gãy, độ lặp lại cao. Việc chế tạo thành công các màng mỏng ôxit (BLT, PZT, LNO, ITO) mà không cần dùng đến kỹ thuật chân không cao tại Việt Nam có ý nghĩa rất quan trọng, góp phần vào việc thúc đẩy công nghệ chế tạo các loại màng mỏng khác bằng phƣơng pháp dung dịch. Đặc biệt với phƣơng pháp này, chúng tôi đã hạ nhiệt độ kết tinh của màng mỏng PZT xuống khoảng 100 oC.
Khảo sát một cách có hệ thống sự ảnh hƣởng của chiều dày, nhiệt độ ủ và phƣơng pháp ủ đến tính chất của từng lớp màng đó. Khảo sát ảnh hƣởng của các lớp màng mỏng điện cực, màng mỏng kênh dẫn và các loại đế đến tính chất sắt điện của các màng mỏng sắt điện PZT.
Thiết kế, chế tạo và khảo sát hoạt động của các ô nhớ sắt điện FGT trên các loại đế SiO2/Si, pc-STO, sc-STO(111), thuỷ tinh với kích thƣớc micro mét. Các kết quả khảo sát đặc trƣng cho thấy ô nhớ sắt điện chế tạo trên đế sc-STO(111) có nhiều ƣu điểm nhƣ cửa sổ ô nhớ khoảng 2V, tỉ số dòng đóng/mở lớn (106), dòng đóng nhỏ hơn 10-8 A, dòng mở bão hòa lớn ( 4,6 mA).
Ngay cả trên thế giới, chế tạo các kinh kiện có kích thƣớc nano mét là một trong những công việc đòi hỏi độ chính xác rất cao từ khâu thiết kế cho đến công nghệ chế tạo. Ở Việt Nam, do điều kiện thiết bị công nghệ, cho nên việc chế tạo các linh kiện kích thƣớc nano mét vẫn còn gặp nhiều khó khăn. Trong luận án này chúng tôi kết hợp với Viện Công nghệ Tokyo (Nhật Bản) đã thiết kế, chế tạo và khảo sát hoạt động của các ô nhớ sắt điện FGT với kích thƣớc nano mét (chiều rộng kênh dẫn 100 nm, 50 nm và 30 nm) bằng công nghệ khắc chùm điện tử (EB lithorgraphy) với mục đích giảm kích thƣớc, tăng mật độ nhớ của các ô nhớ. Cửa sổ nhớ của các ô nhớ lần lƣợt là 2 V; 1,8 V và 1,7 V, tỉ số dòng ĐÓNG/MỞ của các ô nhớ trong khoảng 104 105, dòng mở bão hòa tƣơng đối lớn (0,19 mA; 0,21 mA và 0,56 mA).
117 ĐỀ XUẤT
Mặc dù chúng tôi đã chế tạo thành công các phần tử nhớ sắt điện (ô nhớ) có kích thƣớc giảm đến vài chục nanomet với nhiều đặc trƣng nhớ nổi trội. Tuy nhiên các kết quả này mới dừng lại ở mức độ thử nghiệm, dạng một ô nhớ đơn lẻ. Lĩnh vực này cần phải đƣợc quan tâm nghiên cứu sâu hơn, rộng hơn, nhằm thiết kế một chuỗi các phần tử nhớ thành một bộ nhớ hoàn chỉnh.
118
DANH MỤC CÁC CÔNG TRÌNH KHOA HỌC CỦA TÁC GIẢ ĐÃ CÔNG BỐ CÓ LIÊN QUAN ĐẾN LUẬN ÁN
1. Minh D. H., Loi N. V., Duc N. H., Trinh B. N. Q., (2016) “Low- temperature PZT thin-film ferroelectric memories fabricated on SiO2/Si and glass substrates”, Journal of Science: Advanced Materials and Devices 1, 75-79.
2. Dung T. V., Ha H., Tam H. T. T., Dung V. T., Dung N. V., Minh D. H., Trang V. T. H., Hoa N. Q., Trinh B. N. Q., (2016) “Investigation of structural and ferroelectric properties of Bi3.25La0.75Ti3O12 thin film”, Journal of Science and Technology 54 (1A), 80-87.
3. Dũng T. V., Trang V. T. H., Dung V. T., Dũng N. V., Bình N. T., Thủy N.
T. T., Hòa N. Q., Minh Đ. H., Trình B. N. Q., (2016) “Khảo sát chế tạo màng mỏng nano LaNiO3 trên lá nhôm thay thế đế Si trong tích hợp tụ điện sắt điện”, Tuyển tập Hội nghị Vật lí kỹ thuật và Ứng dụng toàn quốc lần thứ IV, 289-295.
4. Minh D. H., Trinh B. N. Q., (2015) “Sub-100nm Ferroelectric-gate Thin- Film Transistor with Low-temperature PZT Fabricated on SiO2/Si Substrate”, Ferroelectrics Letters Section, 42 (1), 65–74
5. Minh D. H., Trang V. T. H., Trinh B. N. Q., (2014) “Huge on-Current Ferroelectric-Gate Thin Film Transistor with Solution-Processed Indium Tin Oxide Channel”, Journal of Mathematics - Physics, 30 (1), 16-23.
6. Minh D.H., Sang D.T., Ha H., Thang P.D., and Trinh B.N.Q., (2013)
“Application of Low-temperature PZT Thin Film for Ferroelectric Memories Integrated on Glass Substrate”, Proc. of 4th International Workshop on Nanotechnology and Application (IWNA-2013), 746-748.
7. Trinh B. N. Q., Minh D. H. and Shimoda T., (2013) “Thin-film Transistor Fabricated by a Precise Alignment Nano-imprinting Lithography and Physical Dry-etching Method”, Proc. of 4th International Workshop on Nanotechnology and Application (IWNA-2013), 743-745.